作者：周润景,刘梦男,苏良昱
出版社：电子工业出版社
格式: AZW3, DOCX, EPUB, MOBI, PDF, TXT
Cadence高速电路板设计与仿真：原理图与PCB设计(第4版)试读：
前言
随着工程技术的电子化、集成化和系统化的迅速发展，电路设计已经进入了一个全新的时代，尤其是高速电路设计业已成为了电子工程技术发展的主流，而Cadence以其强大的功能和高级的绘图效果，逐渐成为了PCB设计行业中的主导软件。Cadence完善的集成设计系统和强大的功能符合高速电路设计速度快、容量大、精度高等要求，使它成为PCB设计方面的优秀代表。本书以Cadence公司最新发布的Allegro SPB 16.3作为开发平台，以实际案例贯穿整个PCB设计开发的全过程，设计思路清晰，更加具有应用性。
最新版Cadence软件在使用制程方面的全新优化和增强，可以使读者在原有基础上进一步提高设计的稳定性，缩短开发周期，完善系统的综合性能。
1）优化布线及约束规则的设置 最新版Allegro SPB 16.3设计平台增强了在布线方面的调整功能，包括单一布线圆弧角度和群组布线等方面的优化功能。尤其是针对差分布线，Allegro SPB 16.3新版本中使用了Dynamic Phase Check动态相位反馈检查技术，对整体差分布线过程进行检查，对于差分布线产生差距的部分进行差动补偿和报告，实时回馈差分布线的数量、线宽、间距等方面的信息。在改善布线焊点之间的连接方面，新增选项的设置避免了出现尖角及所有非圆形焊点的连接方式。在约束管理器的设置方面，强化了在物理、电气、间距等约束规则的设定，方便对多层次过孔结构、版图、绝缘层、焊锡层设计及检查。本书对过孔数量匹配及安全间距、锡膏层间距检查等方面做了重点介绍。
2）先进的图形化过孔显示功能 Allegro SPB 16.3设计平台在堆栈的显示功能方面增加了先进的图形化演示功能，通过对过孔堆栈颜色、可视性的设置，更加清楚地了解过孔中的堆栈分布情况。通过删除由于设计更新产生的多余堆栈，控制不同尺寸的堆栈之间的分布设定来减少在信号方面的干扰。对于未满足电气检查的过孔，运用DRC检查的V-N符号对出现电气错误的部分进行标示。
3）3D立体空间环境显示功能 本书对该平台全新推出的Open GL模式下的3D立体空间环境显示功能做了由浅入深，通俗易懂的介绍，可以使读者进行各种视角和显示效果的观察，在3-D Viewer窗口中对PCB，包括元器件、过孔、布线等进行翻转、放大、缩小的空间操作，检查PCB及过孔的堆栈结构，提高了设计的可靠性。
本书共18章，其中第5章～第18章由周润景编写；刘梦男编写了第1章和第2章，并对书中的例子作了全面的验证；苏良昱编写了第3章和第4章。全书由周润景负责统稿。参加本书编写的还有张丽娜、张红敏、张丽敏、徐宏伟、吕小虎、王伟、张鹏飞、任冠中、丁莉、王志军、胡训智、李琳和宋志清。
本书的出版得到了北京迪浩永辉科技公司执行董事黄胜利先生、技术经理王鹏先生和电子工业出版社张剑先生的大力支持，也有很多读者提出了宝贵的意见，在此一并表示衷心感谢！
为便于读者阅读、学习，特提供本书实例下载资源。请访问http://yydz.phei.com.cn网站，到“资源下载”栏目下载。
由于Cadence公司的PCB工具性能非常强大，不可能通过一本书完成全部内容的详尽介绍，加上时间与水平有限，书中难免有不妥之处，还望广大读者批评指正。编著者第1章Cadence Allegro SPB 16.3简介1.1 概述
Cadence新一代的Allegro SPB 16.3系统互连设计平台优化并加速了高性能、高密度的互连设计，建立了从IC制造、封装和PCB的一整套完整的设计流程。Cadence Allegro可提供新一代的协同设计方法，以便建立跨越整个设计链，包括I/O缓冲区、IC、封装及PCB设计人员的合作关系。Cadence公司著名的软件有Cadence Allegro，Cadence LDV，Cadence IC 5.0，Cadence OrCAD等。
功能强大的布局布线设计工具Allegro PCB是业界领先的PCB设计系统。Allegro PCB是一个交互的环境，用于建立和编辑复杂的多层PCB。Allegro PCB丰富的功能可以满足当今世界设计和制造的需求。针对目标按时完成系统协同设计，使Cadence Allegro平台能协同设计高性能的集成电路、封装和PCB的互连，降低成本并加快产品上市时间。
Cadence Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间，或者跨集成电路、封装和PCB的系统互连，从而避免硬件设计返工，并降低硬件成本和缩短设计周期。约束驱动的Allegro流程可用于设计捕捉、信号完整性和物理实现。由于它还得到Cadence Encounter与Virtuoso平台的支持，Allegro协同设计方法使得高效的设计链协同成为现实。
系统互连是一个信号的逻辑、物理和电气连接，及其相应的回路和功率配送系统。目前，集成电路与系统团队在设计高速系统互连时面临前所未有的挑战。由于集成电路的集成度不断增长，芯片的I/O和封装引脚数量也在迅速增加。千兆赫兹速度的数据传输速率同样导致极高速的PCB与系统需求增加。同时，平均的PCB大小不断缩小，功率配送要求也随着芯片晶体管数目的窜升不断提高。
解决这些复杂的问题和应对不断增长的上市时间压力的需要，使得传统的系统组件设计方法变得过时和不合时宜。在高速系统中完成工作系统互连需要新一代的设计方法，它应该让设计团队把注意力集中在提高跨3个系统领域的系统互连的效率上。1.2 功能特点
Cadence公司的Allegro SPB 16.3软件对PCB板级的电路系统设计流程，包括原理图输入，数字、模拟及混合电路仿真，FPGA可编程逻辑器件设计，自动布局、布线，PCB版图及生产制造数据输出，以及针对高速PCB的信号完整性分析与电源完整性分析等，从前到后提供了完整的输入、分析、版图编辑和制造的全线EDA辅助设计工具。
1. 功能模块
整个软件系统主要分以下18个功能模块。（1）Design Entry HDL：Design Entry HDL提供了一个原理图输入和分析环境。它的功能与扩展模拟（数字电路和模拟电路），以及PCB版图设计解决方案集成在一起，是作为所有与系统和高速设计流程相关的CAE要求的任务中心。原理图设计方法已经通过若干提高生产效率的措施得以简化，Design Entry HDL使得设计的每一个阶段流水线化。（2）Design Entry CIS：Design Entry CIS是世界上领先的在Windows操作系统上实现的原理图输入解决方案，直观、简单易用且具有先进的部件搜索机制，是迅速完成设计捕捉工具的选择。Design Entry CIS对应于以前版本的Capture和Capture CIS，是Cadence公司收购原OrCAD公司的产品，是国际上通用的标准的原理图输入工具，设计快捷方便，图形美观，与Allegro实现了无缝链接。（3）Design Entry HDL Rules Checker：Design Entry HDL的规则检查工具。（4）Layout Plus：原OrCAD公司的PCB设计工具。（5）Layout Plus SmartRoute Calibrate：Layout Plus的布线工具（Smart Route）。（6）Library Explorer：进行数字设计库管理的软件，可以调用Design Entry HDL、PCB Librarian、PCB Designer、Allegro System Architect等工具建立的元器件符号和模型。（7）Online Documentation：在线帮助文档。（8）Model Integrity：模型编辑与验证工具。（9）Package Designer：芯片和封装的设计分析软件，它把芯片级的I/O可行性和规划功能与业界领先的集成电路封装设计工具组合到一起，形成一种强大的协同设计方法。该产品家族包括一个嵌入式、经过验证的3D场计算器，允许工程师在电气与物理设计要求之间做出折中选择，以满足成本和性能目标。（10）PCB Editor：一个完整的高性能PCB设计软件。通过顶尖的技术，为创建和编辑复杂、多层、高速、高密度的PCB设计提供了一个交互式、约束驱动的设计环境。它允许用户在设计过程的任意阶段定义、管理和验证关键的高速信号，并能抓住最关键的设计问题。（11）PCB Librairan：Allegro库开发，包括焊盘、自定义焊盘形状、封装符号、机械符号、Format符号和Flash符号的开发。（12）PCB Router：CCT布线器。（13）PCB SI：提供了一个集成的高速设计与分析环境。它能流水线化完成高速数字PCB系统和高级集成电路封装设计，方便电气工程师在设计周期的所有阶段探究、优化和解决电气性能相关的问题。约束驱动的设计流程提高了首次成功的概率，并降低产品的整体成本。（14）Allegro Physical Viewer：Allegro浏览器模块。（15）Project Manager：Design Entry HDL的项目管理器。（16）SigXplorer：网络拓扑的提取和仿真。（17）AMS Simulator：工业标准的模拟、数字及模拟/数字混合信号仿真系统，具有仿真速度快，精度高，功能强大等特点。仿真库内所含元器件种类丰富，数量众多。（18）PCB Editor Utilities：包含Pad Designer、DB Doctor和Batch DRC等工具。
2. 特有功能
Allegro SPB 15.7以后的版本的18个模块不仅提供了强大的PCB设计功能，还提供了以下特有功能。（1）混合设计输入工具支持从结构到电路的模拟/数字设计，框图编辑工具可以自动按HDL语言描述生成模块框图，或者由高端框图生成HDL语言文本。（2）自顶向下设计可以由混合级的设计直接生成Verilog或VHDL网络表，用户在仿真时不需要进行数据转换工作。（3）可以在原理图中驱动物理设计的属性和修改约束条件，包括PCB设计所必需的布线优先级，终端匹配规则等。（4）可以检查终端匹配、电流不足、短路、未连引脚、DRC错误等。（5）自动高亮自定义检查规则。（6）电气物理规则驱动设计。（7）自动/交互式布局，自动/交互式布线。（8）用有布线长度的设计规则来满足电路的时序要求。（9）在线分析工具包括物理设计规则检查，信号噪声、时序分析，可靠性、可测试性、可生产性、热学分析，对高速系统可以计算布线的传输延时、寄生电容、电阻、电感和特征阻抗等电气参数。（10）可以计算网络的窜扰，电源/地，电磁兼容，热漂移，信号的上升沿、下降沿、过冲及其前向、后向的窜扰等。
通过这些特有功能，可以较好地完成以下工作。（1）对数字电路进行逻辑分析。以Verilog-XL和NC Simulator为核心，配以直观、易用的仿真环境，构成顺畅的数字电路分析流程。（2）针对模拟电路的功能验证。采用非常符合工程技术人员使用的工具界面，配合高精度、强收敛的模拟仿真器所提供的直流、交流、瞬态功率分析、灵敏度分析及参数优化等功能，可以辅助用户完美地实现模拟电路及数字/模拟混合电路的分析。（3）针对“设计即正确”的思想，Cadence在PCB布局、布线设计领域的传统的物理约束的基础上扩充了电气约束能力，可以更好地解决高速PCB电路设计中遇到的信噪、热、电磁兼容等问题，配以智能化的无网格布局方式和SPECCTRA布线工具可以大大提高设计成功率。（4）针对高速、高密度PCB系统设计，Cadence改变了传统的先设计、再分析的方法，提供了设计与分析紧密结合的全新设计方法和强有力的设计工具PCB SI。1.3 设计流程
整个PCB的设计流程可分为以下3个主要部分。
1. 前处理
此部分主要是开始PCB设计前的准备工作。
1）原理图的设计设计者根据设计要求用Capture软件绘制电路原理图。
2）创建网络表绘制好的原理图经检查无误后，可以生成送往Allegro的网络表，网络表文件包含3个部分，即pstxnet.dat、pstxprt.dat和pstchip.dat。
3）建立元器件封装库在创建网络表之前，每个元器件都必须有封装。由于实际元器件的封装是多种多样的，如果元器件的封装库中没有所需的封装，就必须自己动手创建元器件封装，并将其存放在指定目录下。
4）创建机械设计图设置PCB外框及高度限制等相关信息，产生新的机械图文件（Mechanical Drawing）并存储到指定目录下。
2. 中处理
此部分是整个PCB设计中最重要的部分。
1）读取原理图的网络表将创建好的网络表导入Allegro软件，取得元器件的相关信息。
2）摆放机械图和元器件先摆放创建好的机械图，其次摆放比较重要的或较大的元器件，如I/O端口器件，集成电路，最后摆放小型的元器件，如电阻、电容等。
3）设置PCB的层面对于多层的PCB，需要添加PCB的层面，如添加VCC、GND层等。
4）进行布线（手工布线和自动布线）手工布线可以考虑到整个PCB的布局，使布线最优化，但缺点是布线时间较长；自动布线可以使布线速度加快，但会使用较多的过孔。有时自动布线的路径不一定是最佳的，故经常需要把这两种方法结合起来使用。
5）放置测试点放置测试点的目的是检查该PCB能否正常工作。
3. 后处理
此部分是输出PCB的最后工作。
1）文字面处理为了使绘制的电路图清晰易懂，需要对整个电路图的元器件序号进行重新排列，并使用回注（Back Annotation）命令，使修改的元器件序号在原理图中也得到更新。
2）底片处理设计者必须设定每一张底片是由哪些设计层面组合而成的，再将底片的内容输出至文件，然后再将这些文件送至PCB生产车间制作PCB。
3）报表处理产生该PCB的相关报表，以提供给后续的工厂工作人员必要的信息。常用的报表有元器件报表（Bill of Material Report）、元器件坐标报表（Component Location Report）、信号线接点报表（Net List Report）、测试点报表（Testpin Report）等。1.4 Cadence Allegro SPB新功能介绍
本节将介绍自Cadence Allegro SPB 15.7以后的Cadence Allegro SPB版本的主要新功能。Allegro V16.3新版本在Allegro V16.2版本基础上增强了约束驱动的高密度互连HDI（High Density Interconnect）设计的约束条件的功能，有助于为PCB设计提供更短、更具可预测性的设计周期；包含了新的目标、大量面向微过孔的全新规则，以及改良的过孔转换使用模型，并且对整个PCB设计流程进行了改动，实现了全面的约束驱动HDI设计流程；为了提高协同设计效率，设计分割也经过了改良，加入了新功能，可以将设计进行横向分割，并添加了软边界，让用户更高效地并行工作，进一步缩短了设计周期；增加了Same net Spacing来强化Constraint Manager功能，增强了Etch edit和远见摆放、颜色管理操作界面、制造生产的应用等功能，推出基于3D空间的3D建模显示、分析、仿真功能，可制造性设计（DFM）参量变化验证平台。
1. 导入/导出数据库参数
自16.01版本起，数据库参数，包括设计设置、光绘文件、颜色设置、文本设置及综合应用，都能在新版本上实现从设计中导出，以及导入到新的设计文件中。“File”→“Import”→“Parameters”和“File”→“Export”→“Parameters”这两个菜单命令在所有的Allegro PCB Editor层中都是可用的。技术文件能够适当的转换为I/O参数文件。参数文本文件以XML格式保存，扩展名是.prm。
执行菜单命令“File”→“Import”→“Parameters”，弹出“Import Parameter File”对话框，单击输入文本栏后面的按钮，可设置所要导入的参数文件的路径，“Import”按钮执行导入，“Viewlog”按钮可以查看“Viewlog”文件，如图1-4-1所示。图1-4-1 “Import Parameler File”对话框
执行菜单命令“File”→“Export”→“Parameters”，弹出“Export Allegro Parameters”对话框，在“Output File Name”栏中输入导出文件的名称，单击按钮设置保存路径，在“Available Parameters”区域选择所要导出参数文件的内容选项，单击“Export”按钮执行导出，如图1-4-2所示。图1-4-2 “Export Allegro Parameters”对话框
2. 新增MicroVia选项
在Padstack Designer里，为了增强HDI的约束条件，增加了新的分类选项“Microvia”，以方便连接到Constraint Manager里使用，如图1-4-3所示。图1-4-3 增加新的分类选项“Microvia”
3. 将Same Net Spacing增至Constraint Manager
在Allegro16.0版本时已将Physical和Spacing这两个规则整合到Constraint Manager里，如图1-4-4所示。在Allegro16.3中，除了继续对此二项的延伸外，也将Same Net Spacing整合到Constraint Manager中的工作表区进行设定，以方便达到HDI设计需求。Same Net规则可设定Net to Net Spacing之间的规则，而各自的Net to Net Spacing也可以有自己的Same Net规则。在约束管理器中，可以对比在不同NET间设置间距检查所产生的结果和在相同NET间设置间距检查所产生的结果的不同之处。图1-4-4 约束管理器
4. 合并Shape
使用“Shape”→“Merge Shape”菜单命令可以实现static shape的合并。
如图1-4-5所示，两个Shape（两个Shape必须有交叉的部分才能够合并）需要合并在一起，执行菜单命令“Shape”→“Merge Shape”，单击其中一个Shape，再单击另一个Shape，单击鼠标右键，选择“Done”，即可实现两个Shape的合并，如图1-4-6所示。图1-4-5 需要合并的两个Shape图1-4-6 合并后的两个Shape
5. 交互式扇出
Allegro PCB Editor 16.0新增一组交互式扇出命令，在SPB 16.01中又有增强。● 创建扇出命令现在新增加了一个“Centered”选项，典型应用是
在BGAs上增加两个相邻的引脚间的中间过孔，这样就不需要计
算引脚到过孔间的间距值● 创建扇出命令现在支持有“FIXED”属性的封装创建扇出，前提
是该封装的引脚没有布线● 复制扇出命令现在支持基于Shape的扇出（以前版本只支持
clines/vias复制）
6. 增加线宽选项和工作模式选项
执行菜单命令“Route”→“Add Connect”，选中“Option”标签页，如图1-4-7所示。在“Line width”选项支持16种线宽（以前版本只支持8种）。工作模式增加“WL”模式，在此模式下，可以很方便地在指定的位置及层面上自动或半自动增加过孔，并以22.5°的角度来添加过孔，如图1-4-8所示。图1-4-8 以22.5°的角度来添加过图1-4-7 “Option”标签页孔
7. 未布线连接状态“Status”对话框中显示了未布线连接的百分数，这个新增加的条目精确地指出了仍残留的未布线的连接，如图1-4-9所示。图1-4-9 “Status”对话框
8. 新属性
1）ROUTES_ALLOWED属性在“Route Keepout”区域新增加了ROUTES_ALLOWED属性，这样就允许在“Void”区域布线。（1）执行菜单命令“Setup”→“Areas”→“Shape Keepout”，在版面上画一个区域，确认颜色选项“Color Dialog”中“Areas”中的“Rte KO”全部打开，如图1-4-10所示。图1-4-10 添加“Shape Keepout”（2）执行菜单命令“Edit”→“Properties”，确认控制面板“Find”标签页中“Shapes”选项被选中，如图1-4-11所示。图1-4-11 “Find”标签页（3）单击刚刚添加的“Shape Keepout”区域，弹出“Edit Property”对话框和“Show Properties”窗口，如图1-4-12和图1-4-13所示。图1-4-12 “Edit Property”对话图1-4-13 “Show Properties”窗框口
从“Edit Property”对话框和“Show Properties”对话框中可以看到，“ROUTES_ALLOWED”和“VIAS_ALLOWED”属性已经被添加，此时就允许在“Void”区域布线。如果“ROUTES_ALLOWED”和“VIAS_ALLOWED”属性没有被添加，可以从“Edit Property”对话框左侧“Table of Contents”区域中选择添加“ROUTES_ALLOWED”和“VIAS_ALLOWED”属性。（4）关闭“Edit Property”对话框和“Show Properties”对话框。
2）Via_At_Smt_Fit属性该属性直接针对符号和引脚设置VIP（Via In Pad）Pad是否可以超出原本SMD的PIN的范围所在（但过孔中心不得超过焊盘边），同样可以在“Edit Property”对话框中实现，如图1-4-14所示。图1-4-14 “Edit Property”对话框
9. 查看系统信息
自16.3版本起，Cadence Allegro SPB的Allegro PCB Design XL帮助文档（仅针对于Windows平台）增加了系统信息查看功能，执行菜单命令“Help”→“What's New”，弹出对话框如图1-4-15所示，出现如图1-4-16所示界面，单击“System information…”按钮，即可查看系统信息。图1-4-15 “What's New”选项图1-4-16 查看系统信息对话框
10. 其他版本保存档案功能
Cadence Allegro SPB 16.3新版本可以将16.3版本的工程转存为其他版本档案。若执行菜单命令“File”→“Export”→“Save design to 16.01…”，如图1-4-17所示，工程将保存为16.01版本档案，如图1-4-18所示。若执行菜单命令“File”→“Export”→“Save design to 16.2…”，如图1-4-19所示，工程将保存为16.2版本档案，如图1-4-20所示。图1-4-17 “Save design 图1-4-18 保存16.01版本档案对话框to 16.01”选项图1-4-19 “Save design 图1-4-20 保存16.2版本档案对话框to 16.2”选项
11. 查看Open Graphics Lib信息
Open Graphics Lib是一套3D图形处理领域工业标准的程序库。Cadence Allegro SPB 16.3新增的Allegro PCB Design XL查看Open Graphics Lib信息，执行菜单命令“Tools”→“Utilities”→“OpenGL Status”，如图1-4-21所示，弹出“OpenGL Information”窗口，如图1-4-22所示。图1-4-21 查看Open Graphics Lib图1-4-22 “OpenGL 信息选项Information”窗口
12. 设置底片控制文件特殊效果图1-4-23 设置底片控制文件特殊效果对话框
Allegro V16.3新版本在Allegro V16.2版本基础上增加了底片控制文件特殊效果的设置，针对已设定的特殊效果，作出实际底片的显示。执行菜单命令“Manufacture”→“Artwork”，弹出“Artwork Control Form”对话框，选择“Film Control”标签页，默认情况下有4个底片文件，即“BOTTOM”、“GND”、“TOP”、“VCC”。单击鼠标右键，选择“Display for Artwork Check”，设置底片控制文件特殊效果，如图1-4-23所示。
13. 查看设计编辑数据
Allegro V16.3新版本增加了查看系统设计数据的编辑功能，单击“Update DRC”按钮查看最终一次被保存的编辑数据。执行菜单命令“Display”→“Status”，单击“Reset”按钮，则重新设置记录数据，如图1-4-24所示。弹出“Status”对话框，如图1-4-25所示。图1-4-24 “DRC Update”提示图1-4-25 查看编辑数据对话框框
14. 网格设置功能
Allegro V16.3新版本增加了网格数学公式计算功能，方便一些特殊的计算。执行菜单命令“Setup”→“Grids…”，弹出“Define Grid”对话框，若输入“=sqrt（20）”，如图1-4-26所示，则可得到系统自动计算的结果，如图1-4-27所示。图1-4-26 “Define Grid”对话框图1-4-27 自动计算网格数据
15. 调色板隐藏功能
Allegro V16.3新版本在原“Color Dialog”（调色板）对话框的基础上，增加了调色板隐藏功能。执行菜单命令“Display”→“Color/Visibility…”，出现如图1-4-28所示的“ColorDialog”对话框。单击“Color Dialog”对话框右下角的“Hide Palette”按钮，则调色板将被自动隐藏，使得选项设置显示更加系统完整，如图1-4-29所示。
试读结束[说明：试读内容隐藏了图片]