作者：尹飞飞
出版社：电子工业出版社
格式: AZW3, DOCX, EPUB, MOBI, PDF, TXT
CMOS模拟集成电路版图设计与验证：基于Cadence Virtuoso与Mentor Calibre试读：
前言
集成电路（Integrated Circuit，IC）芯片作为21世纪信息社会的基石，在国民经济、国防建设及日常生活中发挥着不可替代的重要作用。版图设计与验证是集成电路设计中最重要的环节，对集成电路芯片的功能和性能的实现起着决定性作用。
本书依据CMOS模拟集成电路版图设计和验证的基本流程，依托Cadence Virtuoso版图设计工具、Mentor Calibre物理验证工具和Synopsys Hspice电路仿真工具，结合实例详细介绍了运算放大器等多类基本电路的版图设计、验证及后仿真的方法，以供学习CMOS模拟集成电路版图设计与仿真的读者参考讨论之用。
本书内容分为3部分，共8章。
第1章介绍了CMOS模拟集成电路工艺基础和CMOS模拟集成电路设计的基本流程，并讨论了CMOS模拟集成电路版图的概念、设计、验证流程及通用的设计规则，使读者对版图设计有一个概括性的了解。
第2章至第4章详细介绍了Cadence Virtuoso版图设计工具、Mentor Calibre物理验证工具及完整的CMOS模拟集成电路设计、验证流程。
第5章至第8章在分析各类电路概念和原理的基础上，通过实例介绍利用Cadence Virtuoso版图设计工具、Mentor Calibre物理验证工具及Synopsys Hspice电路仿真工具进行运算放大器、带隙基准源、低压差线性稳压源、比较器和I/O单元等多类基本电路版图设计和后仿真方法。
本书内容丰富，具有较强的实用性。本书由辽宁大学物理学院尹飞飞老师主持编写，中国科学院微电子研究所助理研究员陈铖颖、高级工程师范军和北京中电华大电子设计有限责任公司工程师王鑫一同参与完成。其中，尹飞飞编写了第2章至第5章，陈铖颖编写了第1章和第6章，范军编写了第7章，王鑫编写了第8章。此外，北方工业大学微电子系戴澜副教授，北京理工大学微电子技术研究所王兴华老师，中国科学院微电子研究所胡晓宇副研究员、刘海南副研究员、辛卫华高级工程师、张锋副研究员、蒋见花副研究员，长沙航空职业技术学院李仲秋老师参与了全书的策划和审定。同时感谢北京立博信荣科技有限公司高级工程师王晶、华大九天科技有限公司工程师梁曼、中国科学院微电子研究所姚穆和杨亚光等在文稿审校、章节架构、查找资料和文档整理方面付出的辛勤劳动，正是有了大家的共同努力，才使本书得以顺利完成。
由于本书涉及知识面较广，加之时间和编者水平有限，书中难免存在不足和局限，恳请读者批评指正。编著者第1章CMOS模拟集成电路版图基础
进入21世纪以来，互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）技术已成为集成电路（Integrated Circuit，IC）制造的主流工艺，其发展已进入深亚微米和片上系统（System-On-Chip，SOC）时代。CMOS模拟集成电路不同于传统意义上的模拟电路，不再需要通过规模庞大的印制电路板（PCB）系统来实现电路功能，而是将数以万计的晶体管、电阻、电容或电感集成在一个仅数平方毫米的半导体芯片上。正是这种神奇的技术构成了人类信息社会的基础，而将这种奇迹带入现实的重要一环就是CMOS模拟集成电路版图技术。
CMOS模拟集成电路版图是CMOS模拟集成电路的物理实现，是设计者需要完成的最后一道设计程序。它不仅关系到CMOS模拟集成电路的功能，而且也在很大程度上决定了电路的各项性能、功耗和生产成本。任何一个性能优秀芯片的诞生，都离不开集成电路版图的精心设计。
与数字集成电路版图全定制的设计方法不同，CMOS模拟集成电路版图可以看做是一项具有艺术性的技术，它不仅需要设计者具有半导体工艺和电路系统原理的基本知识，更需要设计者自身的创造性、想象力，甚至是艺术性。这种技能既需要一定的天赋，也需要长期工作经验和知识结构的积累才能掌握。
本书将以CMOS模拟集成电路版图为切入点，介绍CMOS模拟集成电路版图的基础知识、EDA工具、版图设计技巧等，使读者能在尽可能短的时间内掌握CMOS模拟集成电路版图设计的工具和基本规律、技巧。1.1 CMOS工艺基础及制造流程
CMOS器件是NMOS和PMOS晶体管形成的互补结构，具有电流小、功耗低的特点。CMOS器件具有多种不同的结构，如铝栅和硅栅CMOS，以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别是器件的栅极结构所用材料的不同。
p阱CMOS是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入法形成。该工艺应用得最早，也是应用得最广泛的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。
n阱CMOS是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS，以及E/D－NMOS和p沟MOS兼容的CMOS电路。
双阱CMOS是在低阻n＋衬底上再外延一层中高阻n-硅层，然后在外延层中制造n阱和p阱，并分别在n阱、p阱中制造p沟晶体管和n沟晶体管，从而使PMOS晶体管和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟晶体管和n沟晶体管的平衡性，适用于高性能电路的制造。
下面以一个标准单层多晶硅两层金属CMOS器件为例，介绍标准的CMOS工艺流程。
1）初始清洗 就是将晶圆放入清洗槽中，利用化学或物理方法将在晶圆表面的尘粒或杂质去除，防止这些杂质尘粒对后续制造工艺造成影响。
2）前置氧化 利用热氧化法生长一层二氧化硅（SiO）薄膜，2目的是为了降低后续生长氮化硅（SiN）薄膜工艺中的应力。氮化34硅具有很强的应力，会影响晶圆表面的结构，因此要在这一层SiN34及硅晶圆之间生长一层SiO薄膜，以此来减缓氮化硅与硅晶圆间的 2应力。
3）淀积SiN 利用低压化学气相沉积（LPCVD）技术，沉积一34层SiN，用来作为离子注入的掩模板，同时在后续工艺中定义p阱的34区域。
4）p阱的形成 将光刻胶涂在晶圆上后，利用光刻技术，将所要形成的p型阱区的图形定义出来，即将所要定义的p型阱区的光刻胶去除。
5）去除SiN 利用干法刻蚀的方法将晶圆表面的SiN去除。3434
6）p阱离子注入 利用离子注入技术，将硼打入晶圆中，形成p阱；接着利用无机溶液（如硫酸）或干式臭氧烧除法将光刻胶去除。
7）p阱退火及氧化层的形成 将晶圆放入炉管中进行高温处理，以达到硅晶圆退火的目的，并顺便形成一层n阱的离子注入掩模层，以阻止后续步骤中（n阱离子注入）n型掺杂离子被打入p阱内。
8）去除SiN 利用热磷酸湿式蚀刻方法将晶圆表面的SiN去3434除掉。
9）n阱离子注入 利用离子注入技术，将磷打入晶圆中，形成n阱。而在p阱的表面上，由于有一层SiO膜保护，所以磷元素不会打2入p阱中。
10）n阱退火 离子注入后，会严重破坏硅晶圆晶格的完整性。所以掺杂离子注入后的晶圆必须经过适当的处理以回复原始的晶格排列。退火就是利用热能来消除晶圆中晶格缺陷和内应力，以恢复晶格的完整性，同时使注入的掺杂原子扩散到硅原子的替代位置，使掺杂元素产生电特性。
11）去除SiO 利用湿法刻蚀方法去除晶圆表面的SiO。22
12）前置氧化 利用热氧化法在晶圆上形成一层薄的氧化层，以减轻后续SiN沉积工艺所产生的应力。34
13）SiN的淀积 利用LPCVD技术淀积SiN薄膜，用于定义出3434元器件隔离区域，使不被SiN遮盖的区域可被氧化而形成组件隔离34区。
14）元器件隔离区的掩模形成 利用光刻技术，在晶圆上涂覆光刻胶，进行光刻胶曝光与显影，接着将氧化绝缘区域的光刻胶去除，以定义出元器件隔离区。
15）SiN的刻蚀 以活性离子刻蚀法去除氧化区域上的SiN，3434再将所有光刻胶去除。
16）元器件隔离区的氧化 利用氧化技术，长成一层SiO膜，形2成元器件的隔离区。
17）去除SiN 利用热磷酸湿式蚀刻的方法将其去除。34
18）利用氢氟酸（HF）去除电极区域的氧化层 除去SiN后，34将晶圆放入HF化学槽中，去除电极区域的氧化层，以便能在电极区域重新成长品质更好的SiO薄膜作为电极氧化层。2
19）电极氧化层的形成 此步骤为制作CMOS 的关键工艺，即利用热氧化法在晶圆上形成高品质的SiO作为电极氧化层。2
20）电极多晶硅的淀积 利用LPCVD技术在晶圆表面沉积多晶硅，以作为连接导线的电极。
21）电极掩模的形成 在晶圆上涂覆光刻胶，再利用光刻技术将电极区域定义出来。
22）活性离子刻蚀 利用活性离子刻蚀技术刻蚀出多晶硅电极结构，再将表面的光刻胶去除。
23）热氧化 利用氧化技术，在晶圆表面形成一层氧化层。
24）NMOS 源极和漏极形成 涂覆光刻胶后，利用光刻技术形成NMOS 源极与漏极区域的屏蔽，再利用离子注入技术将砷元素注入源极与漏极区域，而后将晶圆表面的光刻胶去除。
25）PMOS 源极和漏极形成 利用光刻技术形成PMOS 源极及漏极区域的屏蔽后，再利用离子注入技术将硼元素注入源极及漏极区域，而后将晶圆表面的光刻胶去除。
26）未掺杂的氧化层化学气相淀积 利用等离子体增强化学气相沉积（PECVD）技术沉积一层无掺杂的氧化层，保护元器件表面，使其免于受后续工艺的影响。
27）CMOS 源极和漏极的活化与扩散 利用退火技术，对经离子注入过的漏极和源极进行电性活化及扩散处理。
28）淀积含硼磷的氧化层 加入硼磷杂质的SiO有较低的熔点，2当硼磷氧化层被加热到800℃时会有软化流动的特性，可以利用这个特性进行晶圆表面初级平坦化，以利于后续光刻工艺条件的控制。
29）接触孔的形成 涂覆光刻胶，利用光刻技术形成第一层接触金属孔的屏蔽；再利用活性离子刻蚀技术刻蚀出接触孔。
30）溅镀Metal1 利用溅镀技术，在晶圆上溅镀一层钛/氮化钛/铝/氮化钛的多层金属膜。
31）定义出第一层金属的图形 利用光刻技术，定义出第一层金属的屏蔽，然后利用活性离子刻蚀技术将铝金属刻蚀出金属导线的结构。
32）淀积SiO 利用PECVD技术，在晶圆上沉积一层SiO介电22质作为保护层。
33）涂上SiO 将流态的SiO（Spin on Glass，SOG）旋涂在晶22圆表面上，使晶圆表面平坦化，以利于后续光刻工艺条件的控制。
34）将SOG烘干 由于SOG 是将SiO溶于溶剂中，因此必须要2将溶剂加热去除。
35）淀积介电层 淀积一层介电层在晶圆上。
36）Metal2接触通孔的形成 利用光刻技术及活性离子刻蚀技术制作通孔（Via），以作为两个金属层之间连接的通道，之后去掉光刻胶。
37）Metal2的形成 沉积第二层金属膜在晶圆上，利用光刻技术制作出第二层金属的屏蔽，然后蚀刻出第二层金属连接结构。
38）淀积保护氧化层 利用PECVD技术沉积出保护氧化层。
39）SiN的淀积 利用PECVD技术沉积出SiN膜，形成保护层。3434
40）金属焊盘的形成 利用光刻技术在晶圆表层制作金属焊盘（Pad）的屏蔽图形。利用活性离子蚀刻技术蚀刻出焊盘区域，以作为后续集成电路封装工艺的连接焊线的接触区。
41）将元器件予以退火处理 目的是让元器件有最优化的金属电性接触与可靠性，至此就完成一个CMOS晶体管的工艺制作。1.2 CMOS模拟集成电路设计流程
模拟电路设计技术作为工程技术中最为经典和传统的“艺术”形式，仍然是许多复杂高性能系统中不可替代的设计方法。CMOS模拟集成电路设计与传统分立元器件模拟电路设计最大的不同在于，所有的有源和无源元器件都是制作在同一个半导体衬底上，尺寸极其微小，无法再用PCB进行设计验证。因此，设计者必须采用计算机仿真和模拟的方法来验证电路性能。模拟集成电路设计包括若干个阶段，图1-1所示的是CMOS模拟集成电路设计流程。该流程包括系统规格定义、电路设计、电路仿真模拟、版图实现、物理验证、参数提取后仿真、导出设计文件（流片）、芯片制造、测试和验证。图1-1 CMOS模拟集成电路设计流程
一个设计流程是从系统规格定义开始的，设计者在这个阶段就要明确设计的具体要求和性能参数。下一步就是对电路应用模拟仿真的方法评估电路性能，这时可能要根据仿真结果对电路作进一步改进，反复进行仿真。一旦电路性能的仿真结果能够满足设计要求，就需要进行另一个主要设计工作——电路的版图设计。完成版图设计并经过物理验证后，需要将布局、布线形成的寄生效应考虑进去，然后再次进行计算机仿真。如果仿真结果仍满足设计要求，即可进行芯片制造。
与用分立元器件设计模拟电路不同的是，集成化的模拟电路设计不能用搭建线路板的方式进行。随着电子设计自动化（EDA）技术的发展，上述设计步骤都是通过计算机辅助进行的。通过计算机的模拟仿真，可在线路中的任何点监测信号，还可将反馈回路打开，也可比较容易地修改线路。但是计算机模拟仿真也存在一些限制，如模型的不完善，程序求解由于不收敛而得不到结果等。
1）系统规格定义 在这个阶段，系统工程师将整个系统及其子系统看做是一个个仅有输入/输出（I/O）关系的“黑盒子”，不仅要对其中的每个“黑盒子”进行功能定义，而且还要提出时序、功耗、面积、信噪比等性能参数要求。
2）电路设计 根据设计要求，设计者首先要选择合适的工艺库，然后合理地构架系统。由于CMOS模拟集成电路的复杂性和多样性，目前还没有EDA厂商能够提供完全解决CMOS模拟集成电路设计自动化的工具，因此基本上所有的模拟电路仍然通过手工设计来完成。
3）电路仿真 设计工程师必须确认设计是正确的，为此要基于晶体管模型，借助EDA工具进行电路性能的评估和分析。在这个阶段，要依据电路仿真结果来修改晶体管参数。依据工艺库中参数的变化来确定电路工作的区间和限制，验证环境因素的变化对电路性能的影响，最后还要通过仿真结果指导下一步的版图实现。
4）版图实现 电路的设计及仿真决定其组成及相关参数，但并不能直接送往晶圆代工厂进行制作。设计工程师需提供集成电路的物理几何描述，即通常所说的“版图”。这个环节就是要把设计的电路转换为图形描述格式。CMOS模拟集成电路通常是以全定制方法进行手工的版图设计。在设计过程中，需要考虑设计规则、匹配性、噪声、串扰、寄生效应等对电路性能和可制造性的影响。虽然现在出现了许多高级的全定制辅助设计方法，但仍无法保证手工设计对版图布局和各种效应的考虑全面性。
5）物理验证 版图的设计是否满足晶圆代工厂的制造可靠性需求？从电路转换到版图是否引入了新的错误？物理验证阶段将通过设计规则检查（Design Rule Check，DRC）和版图网表与电路原理图的比对（Layout Versus schematic，LVS）解决上述两类验证问题。DRC用于保证版图在工艺上的可实现性。它以给定的设计规则为标准，对最小线宽、最小图形间距、孔尺寸、栅和源漏区的最小交叠面积等工艺限制进行检查。LVS用于保证版图的设计与其电路设计的匹配。LVS工具从版图中提取包含电气连接属性和尺寸大小的电路网表，然后与原理图得到的电路网表进行比较，检查二者是否一致。
6）参数提取后仿真 在版图完成前的电路模拟都是比较理想的仿真，并不包含来自版图中的寄生参数，被称为“前仿真”；加入版图中的寄生信息进行的仿真被称为“后仿真”。相对数字集成电路来说，CMOS模拟集成电路对寄生参数更敏感，因此前仿真结果满足设计要求并不代表后仿真结果仍能满足设计要求。在深亚微米阶段，寄生效应更加明显，因此后仿真分析尤为重要。与前仿真一样，当后仿真结果不满足要求时，需要修改晶体管参数，甚至某些地方的结构也要修改。对于高性能的设计，这个过程是需要多次反复进行的，直到后仿真满足系统的设计要求为止。
7）导出流片数据 通过后仿真后，设计的最后一步就是导出版图数据（GDSII）文件，将该文件提交给工艺厂进行芯片的制造。1.3 CMOS模拟集成电路版图定义
CMOS模拟集成电路版图设计是对已创建电路网表进行精确的物理描述的过程，这一过程满足由设计流程、制造工艺及电路性能仿真验证为可行所产生的约束。这一过程包括了诸多信息含义，下面分别进行介绍。● 创建：创建表示从无到有。与电路图的设计一样，版图创建使用
图形实例来体现转化实现过程的创造性，且该创造性通常具有特
异性。不同的设计者或工艺去实现同一个电路，也往往会得到完
全不同的版图设计。● 电路网表：电路网表是版图实现的先决条件，二者可以比喻为装
扮完全不同的同一个体，神似而形异。● 精确：虽然版图设计是一个需要创造性的过程，但版图的首要要
求是在晶体管、电阻、电容等元器件图形及其连接关系上与电路
图是完全一致的。● 物理描述：版图技术是依据晶体管、电阻、电容等元器件及其连
接关系在半导体硅片上进行绘制的技术，也是对电路的实体化描
述或物理描述。● 过程：版图设计是一个具有复杂步骤的过程，为了最优化设计结
果，必须遵守一定的逻辑顺序。基本的顺序包括版图布局、版图
绘制、规则检查等。● 满足：指的是满足一定的设计要求，而不是尽可能最小化或最优
化设计。为了达到这个目的，设计过程中需要做很多的折中，如
可靠性、可制造性、可配置性等。● 设计流程所产生的约束：这些约束包括建立一系列准则，建立这
些准则的目的是为了使在设计流程中用到的设计工具可以有效地
应用于整个版图。例如，一些数字版图设计工具以标准最小间距
连接、布线，而模拟版图的则不一定如此。● 制造工艺产生的约束：这些约束包括如金属线最小线宽、最小密
度等版图设计规则，这些准则能提高版图的总体质量，从而提高
制造良率和芯片性能。● 电路性能仿真验证为可行产生的约束：在电路设计之初，设计者
并不知道版图设计的细节，如面积、模块间线长等，那么就需要
做出一定的假设，然后再将这些假设传递给版图设计者，对版图
进行约束。版图设计者也必须将版图实现后的相关信息反馈给电
路设计者，以便再次进行电路仿真验证。这个过程反复迭代，直
到满足设计要求为止。1.4 CMOS模拟集成电路版图设计流程
图1-2所示的是CMOS模拟集成电路版图设计通用流程，主要包括版图规划、设计实现、版图验证和版图完成4个步骤。
1）版图规划 该步骤是进行版图设计的第一步。在该步骤中，设计者必须尽可能储备有关版图设计的基本知识，并考虑到后续3个步骤中需要准备的材料及记录的文档。准备的材料通常包括工艺厂提供的版图设计规则、验证文件，以及版图设计工具包和软件准备等；需要记录的文档包括模块电路清单、版图布局规划方案、设计规则、验证检查报告等。
2）设计实现 该步骤是版图设计中最重要的一步，设计者依据电路图对版图进行规划、布局、元器件/模块摆放及连线设计。这一过程又可以细分为“自顶向下规划”和“自底向上实现”两个步骤。概括地说，设计者首先会对模块位置和布线通道进行规划和考虑；之后，设计者就可以从底层模块开始，将其逐一放入规划好的区域内，然后进行连线设计，从而实现整体版图。相比于顶层规划布局，底层模块设计任务要容易一些，因为一个合理的规划，会使得底层连线变得容易实现。
3）版图验证 主要包括设计规则检查（DRC）、电路与版图一致性检查（LVS）、电学规则检查（Electrical Rule Check，ERC）和天线规则检查（Antenna Rule Check，ARC）4个方面。这些检查主要是依靠工艺厂提供的规则文件来完成的，在计算机中通过验证工具来完成检查。但一些匹配性设计检查、虚拟管设计检查等仍需要设计者人工进行检查。图1-2 CMOS模拟集成电路版图设计通用流程
4）版图完成 在该步骤中，首先是将版图提取成可供后仿真的电路网表，并进行电路后仿真验证，以保证电路的功能和性能。最后再导出可供工艺厂进行生产的数据文件，同时设计者还需要提供相应的记录文档和验证检查报告，并最终确定所有的设计要求和文档均没有遗漏。
上述4个步骤并不是以固定顺序进行实现的，就像流程图中右侧向上的箭头，任何一个步骤的修改都需要返回上一步骤重新进行。一个完整的设计往往需要上述步骤的多次反复才能完成。1.4.1 版图规划
图1-3所示的是版图规划中细分的5个子步骤，即确定电源网格和全局信号，定义I/O信号，特殊设计考虑，模块层次划分和尺寸估计，以及版图设计完整性检查。就实际工程而言，还有一个隐含步骤，就是设计者应当熟悉所要设计版图对应的电路结构，并尽可能参考现有的、成熟的版图设计，这样才可以使设计更加优化。
1）确定电源网格和全局信号 版图中电源连线往往纵横交错，所以被称为电源网格。规划中必须考虑从接口到该设计的各子电路模块之间的电源电阻，特别要注意电源线的宽度。同时，也应该注意阱接触孔和衬底接触孔通常都是连接到电源上的，因此与其相关的版图设计策略也必须加以考虑。
2）定义I/O信号 设计者必须列出所有的I/O信号，并在该设计与相邻设计之间的接口处为每个信号指定版图位置和分配连接线宽。同时，设计者还需要对时钟信号、信号总线、关键路径信号及屏蔽信号进行特殊考虑。
3）特殊设计考虑 在设计中往往需要处理一些特殊的设计要求，如版图对称性、闩锁保护、防天线效应等，尤其是对关键信号的布线和线宽要着重考虑。
4）模块层次划分和尺寸估计 该子步骤中，设计者可以依据工艺条件和设计经验，将整体版图进行子电路模块划分和尺寸估算，这样有助于确定最终版图所占据的芯片面积。在这个过程中，还需要预留一些可能添加的信号和布线通道面积。图1-3 版图规划的子步骤
5）版图设计完整性检查 该子步骤的目的是确定版图设计所有流程中的要求都被很好地满足了，这些要求包括与电路设计、版图设计准则及工艺条件相关所带来的设计约束。当所有这些要求或约束被满足时，最终对版图进行生产、封装和测试的步骤才可以顺利地进行。1.4.2 设计实现
图1-4所示的是版图设计实现细分的3个子步骤，包括设计子模块单元并对其进行布局，考虑特殊的设计要求，以及完成子模块间的互连。图1-4 设计实现的子步骤
1）设计子模块单元并对其进行布局 在子步骤2.1中，设计者首先要完成子电路模块内晶体管的布局和互连，这一过程是版图设计最底层的一步。在完成该子步骤的基础上，设计者就可以考虑整体版图的布局设计了。因为整个芯片版图能否顺利完成，很大程度上受限于各个子模块单元的布局情况，这些子模块单元不仅包括设计好的子电路模块，还包括接触孔、电源线和一些信号接口的位置。一个良好的布局，既有利于整体的布线设计，也有利于串扰、噪声信号的消除。
2）考虑特殊的设计要求 在子步骤2.1的基础上，子步骤2.2可以看做是更精细化的布局设计。设计者在该子步骤中主要考虑如关键信号走线、衬底接触、版图对称性、闩锁效应消除及减小噪声等特殊的设计要求，对重要信号和复杂信号进行布线操作。最后，为了考虑可能新增加的设计要求，也需要留出一些预备的布局空间和布线通道。
3）完成子模块间的互连 在完成子步骤2.1和2.2的情况下，子步骤2.3将变得较为容易。设计者只需要考虑布线层、布线方向及布线间距等问题，就可以简单地完成该步骤，完成芯片的全部版图设计。1.4.3 版图验证
图1-5所示的是版图验证步骤中的4个子步骤，即设计规则检查、电路版图一致性检查、电学规则检查和人工检查。版图验证是在版图设计实现完成后最重要的一步。虽然芯片生产完成后的故障仍可以通过聚焦粒子束（focused-ion-beam，FIB）等手段进行人工修复，但代价却十分昂贵。因此，设计者需要在设计阶段对集成电路芯片进行早期的验证检查，保证芯片功能和性能完好。图1-5 版图验证的子步骤
1）设计规则检查（DRC） DRC会检查版图设计中的多边形、分层、线宽、线间距等是否符合工艺生产规则。因为DRC检查是版图实现后的第一步验证，所以也会对元器件之间的连接关系及指导性规则进行检查，如层的非法使用、非法的元器件或连接都属于这个范围。
2）电路图版图一致性检查（LVS） LVS检查主要用于检查版图是否进行了正确连接。这时电路图（Schematic）作为参照物，版图必须与电路图完全一致。在进行该检查时，主要对以下3方面进行验证。● 包括I/O、电源/地信号及元器件之间的连接关系是否与电路图一
致。● 所有元器件的尺寸是否与电路图一致，包括晶体管的长度和宽
度，电阻、电感、电容及二极管的大小。● 识别在电路图中没有出现的元器件和信号，如误添加的晶体管或
悬空节点等。
3）电学规则检查（ERC） 在计算机执行的验证中，ERC一般不作为单独的验证步骤，而是在进行LVS检查时同时进行。但天线规则需要设计者单独进行一步DRC检查才能执行，前提是这里将天线规则检查也归于ERC的范畴内。ERC主要包括以下5个方面。● 未连接或部分连接的元器件。● 误添加的多余的晶体管、电阻、电容等元器件。● 虚空的节点。● 元器件或连线的短路情况。● 进行单独的天线规则检查。
4）人工检查 该子步骤可以理解为是对版图的优化设计。在这个过程中，会检查版图的匹配设计、电源线宽、布局是否合理等无法由计算机验证过程解决的问题，这也需要设计者长期的经验积累才能做到更优。1.4.4 版图完成
在这个步骤中，版图工程师首先应该检查版图的设计要求是否均被满足，需要提交的文档是否已经准备充分。同时，还需要记录出现的问题，与电路工程师一起讨论并提出解决方案。
之后，版图工程师就可以对版图进行参数提取（也称为反提），形成可进行后仿真的网表文件，提交给电路设计工程师进行后仿真。这个过程需要版图工程师和电路设计工程师相互配合，因为在进行后仿真后，电路功能和性能可能会发生一些变化，这就需要版图工程师对版图进行设计调整。反提出来的电路网表是版图工程师与电路工程师之间的交流工具，这一网表表明版图设计已经完成，还需要等待最终的仿真结果。
完成后仿真确认后，版图工程师就可以按照工艺厂的要求，导出GDSII文件进行提交，同时还应该提供LVS、DRC和天线规则的验证报告、需要进行生产的掩模层信息文件，以及所有使用到的元器件清单。最后，为了“冻结”GDSII文件，还必须提供GDSII数据的详细大小和唯一标志号，从而保证数据的唯一性。1.5 版图设计通用规则
在学习了版图的基本定义和设计流程后，本节将简要介绍一些在版图设计中需要掌握的基本设计规则，主要包括电源线版图设计规则、信号线版图设计规则、晶体管设计规则、层次化版图设计规则和版图质量衡量规则。
1）电源线版图设计规则 电源网格设计是为了让各个子电路部分都能充分供电，这是进行版图设计必需的一步，具体的设计规则如下所述。● 电源网格必须形成网格状或环状，遍布各个子电路模块的周围。● 通常使用工艺允许的最底层金属来作为电源线，因为如果使用高
层金属作为电源线，就必须使用通孔来连接晶体管和其他电路的
连线，这会占用大量的版图面积。● 每个工艺上有最大线宽的要求，超过该线宽就需要在线上开槽。
但特别要注意的是，在电源线上开槽要适当，因为电源线上会流
过大量电流，过度的开槽会使电源线在强电流下熔化断裂。虽然
在版图设计规则中对最大线宽有严格的要求，但为了保证供电充
分，版图工程师还是会把电源线和地线设计得非常宽，以便降低
电迁移效应和电阻效应。但是，宽金属线存在一个重要的隐患，
即当芯片长时间工作时，温度升高，使得金属开始发生膨胀。这
时，宽金属线的侧边惯性阻止了侧边膨胀，而金属中部仍然保持
膨胀状态，这就使得金属中部向上隆起。对于较窄的金属线来说，
这个效应并不明显，因为宽度越窄，侧边惯性越低，金属向上膨
胀的应力也越小。宽金属在受到应力膨胀后，金属可能破坏芯片
顶层的绝缘层和钝化层，使芯片暴露在空气中。如果空气中的杂
质和颗粒物进入芯片，就会导致芯片不稳定或失效。为了解决这
个问题，版图工程师在进行宽金属线设计时，需要每隔一定的距
离就对金属线进行开槽，这一方法的本质是将一条宽金属线变成
由许多小金属线连接而成。由于开槽设计与金属间距、膨胀温度
和材料有关，因此金属线开槽的具体规则因使用工艺不同而有所
差异。图1-6所示的是带有金属开槽的宽金属线实例。图1-6 带有金属开槽的宽金属线实例● 尽可能避免在子电路模块上方用不同金属层布电源线。2）信号线版图设计规则● 对信号线进行布线时，应该首先考虑该布线层材料的电阻率和电
容率，一般都采用金属层进行布线，n阱、有源和多晶硅等不能
用于布线。● 在满足电流密度的前提下，应该尽可能使信号线宽度最小化，这
样可以降低信号线的输入电容。特别是信号作为上一级电路的负
载时，减小电容可以有效降低电路的功耗。● 在同一电路模块中保持一致的布线方向，特别是对同层金属，与
相邻金属交错开，容易实现空间的最大利用率。例如，一层金属、
三层金属横向布线，二层金属、四层金属纵向布线。● 确定每个连接处的接触孔数量，如果能放置两个接触孔的位置尽
量不使用一个接触孔，因为接触孔的数量决定了电流能力和连接
的可靠性。3）晶体管设计规则● 在调用工艺厂的晶体管模型进行设计时，应该尽可能保证PMOS
晶体管和NMOS晶体管的总体宽度一致，如图1-7所示。如果二
者实在不能统一到一致的宽度，也可以通过添加虚拟晶体管（Dummy MOS）来保证二者宽度一致。图1-7 保持NMOS和PMOS宽度一致● 在大尺寸设计时，使用叉指晶体管，如一个100μm宽度的晶体管
可以分成10个10μm的叉指晶体管。使用叉指晶体管也可以优化
晶体管宽度引起的多晶硅栅电阻。因为多晶栅是单端驱动的，而
且电阻率比较高，将其设计成多个叉指晶体管并联，也可以减小
所要驱动的电阻。● 多个晶体管共用电源（地）线：这个规则是显而易见的。电源（地）线共享可以有效地节省版图面积。● 尽可能多使用90°角的多边形和线形。首先，若采用直角形状，
计算机所需的存储空间最小，版图工程师也最易实现。虽然45°
连接对信号传输有较大的益处，但这种设计的修改和维护相对困
难（在有的设计中，由于45°线没有位于设计规定的网格点上，
还可能造成设计失败），所以对于一般的电路模块版图设计，没
必要花费额外的设计精力和时间来使用45°连线进行设计。但对
于一些间距受限和对信号匹配质量较高的电路，还是需要使用
45°连线。● 对阱和衬底的连接位置进行规划并标准化。n阱与电源相连，而
p+衬底连接到地。● 避免“软连接”节点。“软连接”节点是指通过非布线层进行连
接的节点，由于非布线层具有很高的阻抗，如果通过它们进行连
接，会导致电路性能变差。例如，有缘层和N阱层都不是布线层，
但在设计中可能也会由于连接而导致电路性能变差。目前，运用
计算机进行DRC检查可以发现该项错误。
4）层次化版图设计规则 层次化设计最重要的就是在规划阶段确定设计层次的划分，将整体版图分为多个可并行进行设计的子电路模块，尤其是那些需要多次被调用的模块。此外，如果进行对称的版图设计，可以将半个模块与其镜像组合在一起进行对称设计。
5）版图质量衡量规则 一个优秀的版图设计还需要对其进行以下质量评估。● 版图面积是否最小化。● 电路性能是否在版图设计后仍可以得到保证。● 版图设计是否符合工艺厂的可制造性。● 可重用性，当工艺发生变化时，版图是否容易进行更改转移。● 版图的可靠性是否满足。● 版图接口的兼容性是否适合所有例化的情况。● 版图是否在将来工艺尺寸缩小时，也可以相应地缩小。● 版图设计流程是否与后续工具和设计方法兼容。1.6 CMOS模拟集成电路版图匹配设计
CMOS模拟集成电路的性能可以通过版图设计的诸多方面来体现，但匹配性设计是其中最重要的一环。在集成电路工艺中，集成电阻和电容的绝对值误差可能高达20%～30%；在一些高精度的差分放大器电路中，1%的差分输入晶体管尺寸失配就可能造成噪声、动态范围等性能的急剧恶化。因此在版图设计中，需要采用一定的策略和技巧来实现电路内元器件的相对匹配，从而达到信号的对称。
本节首先介绍CMOS集成电路元器件失配的机理，然后针对这些机理分别讨论进行电阻、电容和晶体管版图匹配设计的方法和技巧。1.6.1 CMOS工艺失配机理
CMOS器件生产工艺是一个复杂的微观世界，元器件的随机失配来源于其尺寸、掺杂浓度、曝光时间、氧化层厚度控制，以及其他影响元器件参数的微观变化。虽然这些微观变化不能被完全消除，但版图工程师可以通过合理选择元器件尺寸或绝对值来降低这些影响。CMOS工艺失配包括工艺偏差、电流不均匀流动、扩散影响、机械应力和温度梯度等多方面的原因。以下对这些失配的产生机理进行简要分析。
1）随机变化 CMOS集成电路元器件在尺寸和组成上都表现出微观的不规则性。这些不规则性分为边变化和面变化两大类。边变化发生在元器件的边缘，与元器件的周长成比例；面变化发生在整个元器件中，与元器件的面积成比例。
根据统计理论，面变化可以用式（1-1）来表示：式中，m和s分别是有源面积为A的元器件的某一参数的平均值和标准差。比例常量k称为匹配系数，这个系数的幅值由失配源决定。同一工艺下的不同类型元器件，以及不同工艺下的同一类型的元器件，都具有不同的匹配系数。通常来说，两个元器件之间的失配s的标准偏δ差为式中，m和m是每个元器件所要研究的参数的平均值，s和s是该参1212数的标准偏差。式（1-1）和式（1-2）构成了计算各种集成电路元器件随机失配的理论基础。
2）工艺偏差 由于在生产过程中，光刻、刻蚀、扩散及离子注入的过程中会引起芯片图形与设计的版图数据有所区别，实际生产与版图数据之间的尺寸之差就称为工艺偏差，从而在一些元器件中引入系统失配。
在版图设计中，主要通过采用相同尺寸的子单元电阻、电容和晶体管来设计相应的大尺寸元器件，这可以有效减小工艺偏差带来的系统失配。
3）连线产生的寄生电阻和电容 版图中的导线连接引入一部分寄生的电阻和电容，特别是在需要精密电阻和电容的场合，这些微小的寄生效应会严重破坏精密元器件的匹配性。金属铝线方块电阻的典型值为50～80 m/Ω□。较长的金属连线可能包含上百个方块；同时每个通孔也有2～5Ω的电阻，这样一根进行换层连接的长金属线就可能引入20Ω以上的电阻。2
同样，金属连线的电容率为0.035fF/μm，这就意味着一根1μm宽、200μm长的导线的寄生电容可达7fF之多。在D/A转换器中，单位电容可能选择约100fF的电容值，7fF的寄生电容将严重影响D/A转换器中电容阵列的匹配性。
4）版图移位 在生产过程中，n型埋层热退火引起的表面不连续性会通过气相外延淀积的单晶硅层继续向上层传递。由于这种衬底上的不连续性并不能完全复制到最终的硅表面，因此在外延生长过程中，这些不连续会产生横向移位，这种效应被称为版图移位。又由于这些不连续在不同方向上的偏移量并不相同，这就会引起版图失真。如果表面不连续表现的更为严重，在外延生长中完全消失，那就有可能造成版图冲失。
版图移位、失真、冲失可以理解为不连续发生故障的3种不同程度的表现，它们都会引起芯片的系统失配。
5）刻蚀速率的变化 多晶硅电阻的开孔形状决定了刻蚀速率。因为大的开孔可以流入更多的刻蚀剂，其刻蚀速率就更快，因此位于大开孔边缘处侧壁的刻蚀就更严重，这种效应会使得距离很远的多晶硅图形比紧密放置的图形的宽度要小一些，从而导致制造的电阻值发生差异。
通常在电阻阵列中，只有阵列边缘的电阻才会受到刻蚀速率变化的影响，因此需要在电阻阵列两端添加虚拟电阻来保护中间的有效电阻，从而保证刻蚀速率的一致性。
6）光刻效应 曝光过程中会发生光学干扰和侧壁反射，这样就会导致在显影过程中发生刻蚀速率的变化，从而引起图形的线宽变化，导致系统失配。
此外，扩散中的相互作用、氢化影响、机械应力、应力梯度、温度梯度、热电效应及静电影响都是产生系统失配的因素。由于这些效应机理较为复杂，读者可参考相关的工艺资料进行学习。1.6.2 元器件版图匹配设计规则
本小节就3种常用的集成电路元器件（即电阻、电容和晶体管）讨论进行匹配版图设计的一些基本规则。1）电阻版图设计匹配规则● 匹配电阻由同一种材料构成。● 匹配电阻应该具有相同的宽度。● 匹配电阻值尽可能大一些。● 匹配电阻的宽度尽可能大一些。● 在宽度一致的情况下，电阻的长度也尽可能一致，即保证匹配电
阻的版图图形一致。● 匹配电阻的放置方向一致。● 匹配电阻要邻近进行放置。● 电阻阵列中的电阻应该采用叉指状结构，以产生一个共质心的版
图图形。● 在电阻阵列两端添加虚拟电阻元件。● 避免采用总方块数小于5的电阻段。在精确匹配时，应保证所含
电阻的方块数不少于10。● 匹配电阻摆放要相互靠近，以减小热电效应的影响。● 匹配电阻应该尽可能放置在低应力区域内。● 匹配电阻要远离功率器件。● 匹配电阻应该沿管芯的对称轴平行放置。● 分段阵列电阻的选择优于采用折叠电阻。● 多采用多晶硅电阻，尽量少采用扩散电阻。● 避免在匹配电阻上放置未连接的金属连线。● 避免匹配电阻功耗过大。过大的功耗会产生热梯度，从而影响匹
配。2）电容版图设计匹配规则● 匹配电容应该采用相同的版图图形。● 精确匹配电容应该采用正方形。● 匹配电容值的大小应适中，因为过小或过大的电容值会加剧梯度
效应。● 匹配电容应该邻近放置。● 匹配电容应该放置在远离沟道区域和扩散区边缘的场氧化层上。● 把匹配电容的上极板连接到高电阻节点。● 电容阵列的外围需要放置虚拟电容。● 对匹配电容进行静电屏蔽。● 将匹配电容阵列设计为交叉耦合电容阵列，这样可以减小氧化层
梯度对电容匹配的影响，从而保护匹配电容不受应力和热梯度的
影响。● 在版图设计时，应考虑导线寄生电容对匹配电容的影响。● 避免在没有进行静电屏蔽的匹配电容上方布线。● 优先使用厚氧化层电介质的电容，避免使用薄氧化层或复合电介
质的电容。● 将匹配电容放置在低应力梯度区域内。● 匹配电容应该远离功率器件。● 精确匹配电容沿管芯对称轴平行放置。3）晶体管版图设计匹配规则● 匹配晶体管应该使用相同的叉指图形，即匹配晶体管的每个叉指
的长度和宽度都应该相同。● 匹配晶体管尽可能使用大面积的有源区。● 失调电压与晶体管的跨导有关，而跨导又与U成比例。对于电gst
压匹配的晶体管，gstU应该保持在较小值。● 对于电流匹配晶体管，应该保持较大的U值。因为电流失配方gst
程与阈值电压有关。该值与U成反比，所以增大U会减小其gstgst
对匹配电流的影响。● 在同一工艺中，尽可能采用薄氧化层的晶体管。因为薄氧化层晶
体管器件的匹配性要优于厚氧化层晶体管。● 匹配晶体管的放置方向保持一致。● 晶体管应该相互靠近，成共质心摆放。● 匹配晶体管的版图应该尽量紧凑。● 避免使用过短或过窄的晶体管，减小边缘效应的影响。● 在晶体管的外围放置虚拟晶体管。● 将晶体管放置在低应力梯度区域内。● 晶体管位置远离功率器件。● 有源栅区上方避免放置接触孔。● 金属布线不能穿过有源栅区。● 使深扩散结远离有源栅区，阱的边界与精确匹配晶体管之间的最
小距离至少等于阱结深的2倍。● 精确匹配晶体管应该放置在管芯对称轴的平行线上。● 使用金属线而不是多晶硅连接匹配晶体管的栅极。● 尽可能使用NMOS晶体管进行匹配设计，因为NMOS晶体管的匹
配性高于PMOS晶体管的匹配性。【本章小结】
本章首先介绍了CMOS工艺基础知识、制造流程及CMOS模拟集成电路设计的基本流程，使读者对CMOS模拟集成电路设计有一个概括性的了解。之后从版图的基本定义入手，分节讨论了CMOS模拟集成电路版图的设计总流程和各个子步骤，这些都是一个合格版图工程师需要严格遵守的设计流程。
最后两节分析了在版图设计中需要了解的通用设计规则和匹配设计规则，这些规则是进行CMOS模拟集成电路版图设计的重要基础和行为准则，这一点读者会在后续章节的设计介绍中有所体会。第2章Cadence Virtuoso版图设计工具
Cadence Virtuoso定制设计平台是一套全面的集成电路（IC）设计系统，能够在多个工艺节点上加速定制IC的精确芯片设计，其定制设计平台为模拟、射频及混合信号IC提供了极其方便、快捷而精确的设计方式。Cadence Virtuoso模拟电路设计平台是一个全定制设计平台，它是业界标准的任务环境，用于仿真和分析全定制、模拟电路和射频集成电路设计，其内部集成的版图编辑器（Layout Editor）是业界标准的基本全定制物理版图设计工具，可以完成层次化、自顶而下的定制版图设计。本章对Virtuoso Layout Editor的介绍主要基于全定制版图设计流程。2.1 Virtuoso 界面介绍
图2-1所示的是启动Cadence定制工具Virtuoso出现的主界面CIW（Command Interpreter Window），CIW全称是命令解释窗口，在此窗口中可以采用图形界面或Cadence软件Skill语言完成各种操作任务。图2-1 Cadence CIW窗口
图2-1所示的CIW窗口主要包括菜单栏、信息显示区域、信息输入栏、提示栏及鼠标状态栏。其中，菜单栏用于选择各种命令，如新建或打开库、单元及视图，导入/导出特定格式的数据信息，打开库管理编辑器，电路仿真器的选择，工艺文件的管理，license管理，以及工具快捷键的管理等；信息显示区域用于显示使用版图设计工具时的提示信息；信息输入栏用于采用Skill语言输入相应的命令，其输出结果在信息显示区域中显示；鼠标状态栏用于提示当前鼠标的左键、中键及右键的状态；提示栏用于显示当前命令的信息。2.1.1 Virtuoso CIW界面介绍
图2-1所示CIW窗口的菜单栏主要包括文件（File）、工具（Tools）和选项（Options）3项。文件（File）菜单用于完成文件库的建立、打开，以及文件格式的转换，主要包括New、Open、Import、Export、Refresh、Make Read Only、Close Data、Defragment Data和Exit，见表2-1。表2-1 Virtuoso CIW“File”菜单FileLibrary新建设计库NewCellview在指定库下创建新单元Open File打开指定视图View导入电子设计交互格式EDIF 200200导入电子设计交互格式EDIF 300300ImportVerilog导入Verilog格式代码VHDL导入VHDL格式代码CDL导入SPICE格式网表DEF导入DEF格式文件LEF导入LEF格式文件Stream导入GDSII版图文件CIF导入CIF格式版图文件Router导入布线器文件从电路连接格式导入至Netlist View电路图导入Virtuoso XL格式网Virtuoso XL Netlist表EDIF 200导出EDIF200格式网表EDIF 300导出EDIF300格式网表PRFlatten导出Virtuoso预览打散ExportCDL导出SPICE格式网表DEF导出DEF格式版图数据LEF导出LEF格式版图数据Stream导出GDSII版图数据CIF导出CIF格式版图数据Router导出布线器数据Refresh刷新Make 设置打开视图为只读模Read Only式关闭数据并从缓存中清Close Data除Library库数据碎片整理Defragment DataCellview单元数据碎片整理Exit退出CIW窗口
工具（Tools）菜单用于完成各种内嵌工具的调用，主要包括Conversion Tool Box、Library Manager、Library Path Editor、PCD、Verilog Integration、VHDL Tool Box、Synopsys Integration、Router、Constraint Manager、Mixed Signal Environment、Analog Environment、Technology File Manager、Display Resource Manager、CDF、AMS、Camera、SKILL Development和DRC Errors，见表2-2。表2-2 Virtuoso CIW“Tools”菜单ToolsConversion Tool Box转换工具箱Library Manager打开库管理器Library Path Editor打开库路径编辑器Verilog-XLVerilog-XL工具调用Verilog IntegrationNC-VerilogNC-Verilog工具调用VHDL Tool BoxVHDL工具箱Synopsys IntegrationSynopsys集成环境Export to 导出至布线器RouterImport form 从布线器导入RouterRouterStart Route开始布线Rules布线规则Constraint Manager约束管理器Mixed Signal 混合信号仿真环境EnvironmentSimulation模拟环境仿真器调用Calculator计算器调用Analog EnvironmentResults 结果浏览器调用BrowserWaveform波形查看器调用Technology File 工艺文件管理器调用ManagerDisplay Resource 显示资源管理器ManagerEditCDF编辑模式CopyCDF复制模式CDFDelete删除存在的CDFScale Factors物理单位编辑OptionsAMS仿真环境选项AMSNetlistAMS网表器Raster抓图栅格格式CameraPostScript抓图PS格式SKILL DevelopmentSKILL语言开发环境DRC ErrorsDRC错误查看
选项（Options）菜单用于完成各种内嵌工具的调用，主要包括Save Session、Save Default、Bindkey、User Preferences、Browse Preferences、Log Filter、License、Checkout Preferences和Checkin Preferences，见表2-3。表2-3 Virtuoso CIW“Options”菜单OptionsSave 保存对话选项SessionSave 默认设置保存至文件，包括工具保存、变量保存及Default可用工具的设置Bindkey快捷键管理器User 用户偏好设置，包括窗口、命令控制、表单按钮位Preference置、文字字体及字号的设置等sBrowse 浏览器偏好设置，开启浏览器是否提示设置、关闭PreferenceCIW窗口是否提示设置sLog Filter登录信息滤除显示设置License工具使用许可管理器Checkout PreferenceCheck out偏好设置sCheckin PreferenceCheck in偏好设置s2.1.2 Virtuoso Library Manager界面介绍
库管理器（Library Manager）主要用于项目中库（Library）、单元（Cell）及视图（View）的创建、添加、复制、删除和组织，其主要功能如下所述。● 导入和查看设置设计库中的数据。● 在cds.lib文件中定义设计库的路径。● 在特定的目录中创建新设计库。● 删除已存在的设计库。● 重新命名设计库、单元、视图、文件或参考设计库。● 编辑设计库、单元和视图的属性。● 对单元进行归类，可以相对较快地进行定位。● 改变文件和视图的权利属性。● 打开终端窗口来定位文件位置和层次信息。● 通过开启一个视图来定位设计库、单元、视图和文件。
以上对Library Manager的操作信息会自动的记录在当前目录下的libManager.log文件中。1．Library Manager启动
可以采用下述两种方法之一启动Library Manager。● 在终端或命令窗口输入“libManager &”。● 通过CIW启动Library Manager，执行菜单命令“Tools”→“Library Manager”，打开Library Manager界面，如图2-2所示。
试读结束[说明：试读内容隐藏了图片]