作者：张木水
出版社：电子工业出版社
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信号完整性分析与设计试读：
前言
随着半导体工艺向高速度、高密度发展，作为核心竞争力的高速电路与系统设计技术已成为必备的利器。近几年，国内陆续引进翻译出版了国外多部完整性方面的专著，有关数字信号完整性的分析与设计技术正在得到普及。
广义的信号完整性分析与设计涵盖狭义信号及数据完整性、电源完整性、电磁完整性，这是本书全部论述的基点。但是，归根结底——所有分析和设计的目的，还是为了保证基本数字信号的完整性。正是基于这一认知，我们将本书命名为《信号完整性分析与设计》。写作中，它被细分为信号（含数据，以下略）完整性、电源完整性和电磁完整性三个密切互相关的部分。高速数字设计的“列车”在高速前行，它已经把电源完整性和电磁完整性分析设计技术推到了前台。这里，电磁完整性作为电路级的微观EMC，侧重讨论电路设计中如何从源头和路径上研究并解决电磁干扰/被干扰的问题。显然，在当今高速数字系统的设计中，电源完整性和电磁完整性比狭义的信号（数据）完整性更具挑战性。本书以高速PCB/封装系统为主要研究对象，所阐述的原理自然也适用于芯片设计。
对于当今的电子系统设计师或研究人员而言，普遍感到涉及信号完整性的内容实在浩繁——名目繁多的高速现象；数不尽的经验法则和设计原则。如今，更加复杂的电源和电磁完整性又加入到完整性的设计与分析范畴。对于高速芯片与系统的电路设计师而言，心中的感受是——不堪重负又觉得责无旁贷。
其实，高速数字设计的基本理论是有章可循的。但是，要想将其原理分析和互连设计技术论述明白并非易事。本书试图从基于回路和互相关入手，梳理一条剖析的思路；统一阐释信号、电源和电磁三个完整性；培育直觉的工程感悟能力，进而能自行驾驭高速设计的列车。
书中许多内容是作者研究成果的一种系统陈述。本书根据对理论及技术的领悟，力图用融汇和直白的方式对狭义信号、电源和电磁完整性的分析设计内容加以综合推介和诠释。在对现有技术再认识的基础上，竭力促成必要知识的补充和认知层次的提升。作为电气性能，它们共同刻画的是高速数字系统中息息相关的一个完整属性。其中，电源分配网络已经成为它们之间密切联系和相互影响的一个纽带。书中三部分内容相对独立，不同领域的工程师、设计师可以选择性地学习。但是，建议读者不妨将三部分通读一下。
第1章简要介绍高速数字电路设计与广义信号完整性的概念。其中，讨论了信号完整性、电源完整性和电磁完整性的关系及协同分析设计技术。
第2章～第6章论述信号完整性的基础性设计与分析技术。内容包括：信号完整性基础、非理想互连分析与设计、非理想互连的建模以及高速总线设计。
第7章～第10章是关于电源完整性设计与分析专题的前沿性论述。内容包括：电源完整性设计基础、高速电源分配网络的频域/时域设计技术以及电源噪声耦合管理技术。
第11章和第12章论述电磁完整性设计与分析的应用性技术。其中，讨论了电磁完整性与信号完整性/电源完整性的内在联系；阐述了电磁完整性分析与设计的理论基础；重点介绍了当前高速PCB级别的应用性EMI设计技术。
附录A介绍当前几种常见的高速信令。包括：GTL、LVDS、HSTL、SSTL、ECL和CML。很多设计师对高速信令缺乏系统的了解，国内也鲜见介绍有关信令的教材与论著。故本书特意列举了这些高速信令，以供备查。
附录B介绍四种典型的电源完整性仿真示例。择要介绍了几个主要仿真软件的使用，可以作为电源完整性仿真技术的速成入门教程。
附录C是各章节知识的技术要点汇总。为的是方便工程设计人员查阅和梳理。
本书对于从事电路中信号完整性、电源完整性和电磁完整性理论研究、工程设计、产品开发、制造及测试人员，是一本用得着的参考书。本书还可以作为电子通信类学科博士生、硕士生必修或选修课程的教材或参考书。本书也可以作为电子工程师分析设计广义信号完整性时的自学读物和备查手册。
本书的成书出版得到教育部博士点基金（No.20050701002）、国家自然科学基金（No.60672027、No.60871072）、教育部“超高速电路设计与电磁兼容”重点实验室科研基金、西安电子科技大学研究生院《信号完整性分析》研究型课程建设基金和优秀博士论文基金等前瞻性项目的得力资助。在写作过程中得到西安电子科技大学高崧、刘洋、初秀琴、李丽平、尚玉玲、贾琛、潘健、王胜源、蒋冬初、路建民、丁同浩、闫旭、曲咏哲、邱家涛、白凤莲等老师、博士/博士生们的不断切磋和鼎力相助，使得取材和论述日臻完善。在出版过程中电子工业出版社马岚老师和周宏敏老师提供了许多有益的建议和协助，保证了出版质量。作者在此一并谨致谢忱！同时，恳切盼望读者在阅读和使用中不吝赐教！
最后，还要特别感谢我们家人胡碧环女士和董巧玲女士的理解与鼓励！
张木水，李玉山
2010年2月
第一部分 信号完整性
第1章 高速电路与信号完整性
1.1 工艺进步是高速化的引擎
有3个技术元素或引擎正推动着电子信息产业的突飞猛进。它们是：不断升级换代的半导体制造工艺；更大容量、更宽带的网络化信息平台；持续壮大的系统创新设计研发链。下面，首先讨论半导体工艺这一高速化引擎所引发的世界变革。
今天，一个用完即扔的音乐生日卡的计算能力要比十几年前的计算机主机还强；主流PC的处理器已达几吉赫；更高的20 GHz处理器已经在一些实验室中运行。在PCB（印制电路板）中，一对铜差分对走线上已经成功传输高达12.5 Gbps的数据率；在高速串行总线上，可以传输高达40 Gbps的数据率。单个器件功能也变得更加强大，许多计算用器件集成了通信功能，而许多通信器件也具有很强的计算能力。图1.1 处理器的发展遵循摩尔定律的指数增长规律
早在1965年，Intel公司创始人之一Gordon Moore发现的摩尔（Moore）定律指出——一个芯片上晶体管的数量每两年就要翻一番。20世纪80年代后期，摩尔定律的周期被调整为18个月。图1.1表明了处理器的发展趋势符合摩尔定律。摩尔定律并不是科学或自然定律，而是描述半导体工艺指数发展的独特法则。摩尔定律也是对目前实情的一种陈述——数字能力的指数型进展和性能/价格比的持续性提高。
随着单芯片内晶体管数量的增加，微处理器几乎所有的参数都在提高，例如速度和性能的提高速度要比晶体管数量增加得更快。i486处理器工作于25 MHz，而奔腾Ⅳ处理器的速度达到3GHz以上，数十亿晶体管处理器的处理速度可达20 GHz。从另一个角度看，早在20世纪90年代将i486的速度从25 MHz提高到50 MHz花了3年的时间，当今工程师只要用1个星期就可以将速度提高25 MHz。几年之后，也许只要1天就可以将速度提高25 MHz。在起初提出摩尔定律的年代，单个晶体管的价格高达5美元。而今，5美元则能买到500万个晶体管。
奔腾Ⅳ采用的工艺是0.13微米，短短几年，65纳米的器件工艺逐渐成为主流；22纳米工艺正处于研究试用阶段。相信不久之后，人们就可以用到价廉物美的22纳米器件了。随着处理器内晶体管数量和速度的提升，为了解决功耗、散热等问题，人们发明了很多新材料和新结构。同时，封装工艺也在高速发展。当前，3D封装已经广泛应用于消费电子产品中。
随着芯片速度的不断提升、元器件密度和I/O数量不断增加、系统功能不断增强、功耗不断升高、电磁辐射不断增强等，所有这些都对高速设计提出了全新的挑战。I/O数量的增多，导致PCB层数和密度不断增加。当前已有超过2000个 I/O并且功耗高于200 W的IC，PCB的层数也超过了50层。如此复杂的高密度互连造成了封装工艺的迅速发展，出现了SoP（System on Package，封装上系统）、SiP和MCM等系统级封装和3D封装。同时，一些嵌入式元件和微孔等高新工艺也逐渐成为主流。形势迫使IC制造商、OEM（Original Equipment Manufacturer）、EMS（Electronic Manufacturing Service）、系统开发商必须相互合作，以便设计出新型的高性能芯片与系统。合作成果的形式包括高速设计工具箱、参考设计和智能数据库。
在高速大容量数据通信和电信网络应用中，光纤数据传输越来越影响PCB设计，特别是光电转换部分。电气部分必须工作在非常高速的状态，使得数字设计一跃进入了RF领域。一些微波术语（如频域、S-参数、谐振等）已经在高速设计中变得司空见惯。多数PCB设计师并非自觉去寻求挑战，光纤平台和市场需求决定了对通信和电子系统超大带宽的技术需求。差分信号、时钟数据恢复、数据传输拓扑和新型的互连结构等高速设计方案的开发，都是为了满足最终用户的需要。
1.2 高速电路的技术支点
1.2.1 高速I/O信令标准为了适应高速传输与处理的需求，为了突破一些物理极限或限制，人们开发出一系列新型的高速信令（Signaling）标准。这些信令是器件高速链接的基础标准，包括HSTL（High-Speed Transceiver Logic）、SSTL（Stub-Series Terminated Logic）、LVDS（Low Voltage Differential Signaling）、BLVDS（Bus LVDS）和CML（Current-Mode Logic）等。这些标准能够提供比传统的TTL和CMOS逻辑更快的切换速度。这些主流技术多数为JEDEC等标准机构所制定。
当I/O信令性能进入Gbps数量级时，噪声免疫力和时钟错位的严格要求迫使采用具有时钟和数据恢复（CDR）的差分信令技术。这种趋势使得系统架构设计师重新评估多触点、基于并行总线的架构，进而转入点对点的串行开关技术。1.2.2 中心平台PCB
可以肯定，PCB在各种电子产品中将继续扮演中心环节的主角作用。从高速角度看，异步信令、多语言建模、自适应阻抗、可编程I/O缓冲、光纤互连、嵌入式无源元件以及锁相环和延时环电路等正加入到复杂的PCB设计中。
FPGA（现场可编程门阵列）和IC的发展推动了PCB向小型化和高速化发展。PCB成为一种技术载体，设计师运用这一载体进行创造。人们不断地将原先PCB的功能固化到一个可编程芯片中，极大地拉高了电路板小型化、高速化和智能化的层次。
PCB技术的革新在各种终端市场同时并行地发生。PC主板、通信PCB和军用PCB设计师都感受到了这些变化。其中，高水平的自动和人机交互布局布线尤为重要。为了适应这些科技进步和推动自身的发展，一些具有前瞻性眼光的公司投入力量到复杂PCB设计软件的研发中，PCB设计师需要熟练地掌握软件中从最基本到最高级的特性。1.2.3 核心支点ASIC/FPGA
专用集成电路（Application-Specific Integrated Circuit，ASIC），其芯片内部可能同时包含专用的计算处理、I/O电路（含各种控制电路）、存储、射频/模拟电路等。在许多应用场合，ASIC正在取代标准商品化器件。等离子电视、便携式摄像机和其他消费电子都包括了eDRAM ASIC，这些ASIC每年的市场销售可达500万～1000万片。
当前，IBM Microelectronics是国际上最好的ASIC供应商之一。IBM已经采用0.13微米工艺开发出上千万门ASIC，频率超过1 GHz。一个大的ASIC功耗已经超过40 W。
当今，大量的高速系统需要设计ASIC，ASIC是用户自定义芯片。整个开发过程可以是基于自主的、以专利为基础的或从IP供应商购买的授权。ASIC上已经能够集成超过10 Mb的存储器，集成eSRAM（embedded SRAM）逐渐转化为集成eDRAM（embedded DRAM）。
随着每个门电路成本的降低，FPGA等现场可编程技术成为重要的技术和产品形式。这样，低成本、可升级和灵活性等特性可以充分体现在人们的创新设计中。而且，FPGA还可以进一步映射为下一代ASIC产品。1.2.4 高速海量存储器
芯片和系统之间通信速度的瓶颈之一就是处理器和存储芯片之间的接口。为了改善这个瓶颈，存储芯片和系统必须工作在更高的数据率上，存储器的密度也需要持续增加。例如，Rambus的RDRAM 密度为512 MB，速度为1333 MHz；在有路标时密度可达1 GB，速度达1600 MHz。双重RIMM（Rambus Inline Memory Module）存储配置模块支持的带宽达5.3 Gbps，若有路标，四通道模块能支持12.8 Gbps。目前，高速大容量的同步动态存储器最为流行，其数据的存取以差分串行形式为主。游戏、网络和通信是DRAM发展的后台推动力，存储器系列成员的概貌如图1.2所示。设计师需要学会选用高速存储器并设计好接口。图1.2 存储器系列概貌（灰色的方框表示高速器件）
一般来说，存储芯片上没有任何ECC（Error Correction Code）。奇偶校验位可以包含在存储器中，但是最终还是由芯片外的系统负责错误的检查和纠正操作。之所以如此，是因为当错误检查和纠正时系统必须保护存储器数据总线和存储器中的数值，这些操作只能在芯片外部进行。
1.3 高速电路的SI、PI和EMI
半导体工艺向高速度、高密度的不断发展，对芯片与系统的设计提出了严峻挑战。一方面，面临的问题日趋复杂；另一方面，允许解决问题的时间越来越短。
下面讨论高速数字系统设计面临的3个重要问题——信号完整性（Signal Integrity，SI）、电源完整性（Power Integrity，PI）和电磁完整性（Electromagnetic Integrity，EMI）。SI保证数字电路的正常工作和芯片或系统间的正常通信；PI保证电子系统拥有可靠的系统供电和噪声抑制；EMI保证PCB板级电路系统不干扰其他系统或者被其他系统所干扰。SI、PI和EMI缺一不可，我们必须同时保证3个完整性。本书的EMI特指高速数字系统电路级互连的电磁兼容（EMC）品质。与传统电磁兼容的研究对象不同，这里的EMI研究对象只限于PCB及封装以下电路的高速信号及对应的高速互连。传统EMC设计大多以宏观电路的电磁辐射为研究对象，即在出现EMC问题后在系统外采取措施进行补救。对于当今的高速数字系统而言，这种方法的有效性大打折扣。如何在电路和互连设计阶段解决潜在的EMC问题才是解决高速数字系统的根本途径。故本书特此选用了电磁完整性（EMI）这一术语，用于特指高速数字系统中电路和互连级的EMC问题。电磁完整性就是微观电路级的EMC。其缩写与电磁干扰（ElectroMagnetic Interference，EMI）相同，希望不会引起读者的混淆。本书中EMI缩写所研究和关注的重点是电路板中高速数字系统的EMC设计与分析技术。
功率传输是半导体器件的粮食，如果没有给半导体提供及时连续的功率输送，半导体电路就会出现可靠性问题。早期IC的工作频率低、电压容限大、固有功耗低，功率传输容易满足，电源完整性（PI）问题并没有凸现出来。随着半导体工艺和封装集成的发展，更多的晶体管集成到单个芯片中，处理器和芯片的功耗不断增加，供电电压不断减小，电压噪声容限也随之减小。图1.3描绘了处理器功率分配的发展趋势。功耗从5 W增加到200 W，相应的电压从5 V下降到1.0 V以下，而工作频率从386的16 MHz 上升到Itanium（安腾）的3 GHz以上。这种发展趋势迫使电源分配网络（Power Distribution Network，PDN）的目标阻抗（衡量PDN的一个重要参数，在第2章有详细的讨论）不断下降，ITRS对处理器目标阻抗的预测如图1.4所示。2003年，150W 1.2 V Itanium处理器的目标阻抗为0.5 mΩ；到2010年，218W 0.6 V的处理器的目标阻抗低至0.1 mΩ。在这种高功耗需求情况下，给集成电路提供干净的参考电压以及有效管理系统中由PDN引起的噪声耦合，已经成为当今高速数字系统设计的主要瓶颈。图1.3 处理器功率分配的发展趋势图1.4 ITRS对目标阻抗的预测
随着集成和封装工艺的发展，SoP将成为高速数字处理器、存储器、射频模拟电路、传感器、MEMs、光电器件等异类功能集成最有前途的解决方案。这种集成要求微系统同时具有通信和计算能力。通过嵌入电感器、电容器、电阻器、波导和滤波器等，SoP提供了封装-芯片协同设计的优良系统集成解决方案。在这种3D异类集成系统中，处理好不同模块之间通过PDN耦合产生的噪声是SoP设计的一个主要课题。高速数字处理器产生噪声通过PDN耦合到其他噪声敏感电路上，引起严重的锁相环（PLL）抖动和RF振荡器的相位噪声，进而引发时序容限、噪声容限的减小和误码率的增加。图1.5清楚地描绘了SoP中经由PDN耦合的噪声以及引起的信号完整性、电磁完整性和电源完整性问题。晶体管的同时开关行为需要吸取大量的瞬时电流，导致了供电轨道电压的波动，电压波动在PDN上传播形成分布式电源噪声。电源噪声通过PDN耦合到信号线上，引起信号畸变，眼图闭合。电源/地平面构成的谐振腔很容易被高速数字信号的返回电流和同时开关噪声（SSN）激励而发生谐振，导致电源平面的电源噪声和边缘上严重的电磁辐射。在其他形式的三维载体中也存在同样的问题，如片上系统（SoC）和印制电路板（PCB）、多芯片模块（MCM）、封装内系统（SiP）等。图1.5 SoP中电源噪声耦合及其影响
高速系统的研究重点已经逐渐从SI转移到PI领域。PDN是电子系统最庞大、最复杂的互连结构，系统上所有元器件都直接或间接地连接到PDN上，约40%的互连空间用于PDN布局和布线。分析这种复杂网络产生的噪声以及噪声的传输和耦合非常困难。PDN的设计不仅与PI直接相关，与SI和EMI也是紧密相连的。换句话说，PDN的设计及其噪声管理影响了系统的所有方面。必须指出，IC与系统集成的快速发展正在使得这些问题日益突出，而且有更加恶化的趋势。
记忆要点
● 高速系统的设计重点正在从SI转向PI领域。
● 当今高速数字系统的设计包括3个重要方面：SI、PI和EMI。SI保证电路正常工作和芯片系统之间的正常通信；PI保证可靠的系统供电和噪声抑制；EMI保证电子系统不会干扰和被干扰。
● 本书的EMI特指在微观电路级中高速数字系统的EMC品质。
1.4 SI、PI和EMI协同设计
PI问题不仅仅是一个功率传输问题，它对SI和EMI有着非常重要的影响和制约作用。PDN的主要功能是为PCB或封装上的各个器件（晶体管）提供参考电压。但是，电源/地平面上的噪声对高速信号、PLL、RF/模拟电路等而言，相当于一个垃圾通道。电源噪声将加剧PLL抖动，降低RF/模拟电路的噪声容限，增加串行数据通信的误码率等，严重时电源噪声会导致数字系统时序紊乱、系统瘫痪。在高速PCB和封装中，电源/地平面为高速信号提供低阻抗的返回路径，其设计直接影响了SI问题。实际上，正是PDN构成了所有信号的返回路径。另外，由电源/地平面对组成的平面谐振腔容易被高速信号的返回电流和SSN激励而发生谐振，从而导致严重的EMI问题。不过，电源/地平面也为信号回路提供电磁屏蔽，它能有效改善系统的EMI。实践已经证明，采用带有电源/地平面的PCB能更加有效地控制EMI问题。而且，只有引入电源/地平面，互连才可能拥有理想的紧邻低阻抗返回路径，互连的工作速度才能提高。综合而言，只要处理好平面谐振问题，电源/地平面能带来的优点要远大于其缺点。
由于传统设计理念的影响，通常情况下对SI、EMI和PI都是分开进行研究的。但是随着系统速度的提升，三者之间的互相影响和制约关系表现得非常突出，尤其是非理想高速互连。例如，穿越参考平面（电源/地平面）的信号过孔对互连线上的信号造成很大的影响，使信号边沿畸变和退化。同时，回路面积的增大和引入的阻抗突变也可能向电源/地平面注入足够的能量，从而导致电源/地平面发生谐振，加剧了电源电压波动，在PCB边缘处产生电磁辐射。因此，最近有人试图将SI和PI两者进行一体化分析。著名的EMC专家Keith Armstrong指出，SI、PI与EMI有本质的内在联系，高速SI和PI设计方法往往与EMI设计殊途同归，在PCB级采用当前先进的PCB技术和合理的布局布线设计就能够有效改善EMC/EMI问题，节约大量的产品开发成本。
对于非理想互连结构（通常指返回路径出现阻抗突变的互连结构，如信号过孔、连接器、封装、键合线、经过凹槽或平面分割的互连线等），SI、PI和EMI的相互制约关系就甚为紧密，通常一个问题设计不当，同样会引发其他两个问题。这是因为整个电子系统建立在一个公共的平台PDN上，它们通过共同的物理结构发生联系。此时，PCB中的电源/地平面不仅用于传输功率，同时也构成信号的返回路径。另外，两平面形成了谐振腔，在谐振频率上会导致强烈的辐射问题。
因此，在高速设计中应协同考虑SI、PI和EMI，以获得最有效的分析与设计。图1.6描绘了SI、PI和EMI三者的互相影响以及与PDN设计的关系，这三者协同设计的物理基础就是平面去耦PDN，PDN设计的好坏直接影响到系统的SI、PI和EMC性能。图1.5更清楚地说明了物理结构中SI、PI和EMI之间的互相影响。如果能在建模、分析和设计时就综合考虑SI、PI和EMI的影响，则可以节约大量的后期调试、修改和验证成本。以PDN为基础的SI、PI和EMI协同设计，已经成为当今高速数字系统设计的唯一有效途径。图1.6 SI、PI和EMI设计紧密关联，设计的物理基础就是PDN
记忆要点
● PDN构成了所有信号的返回路径。
● SI、PI和EMI紧密关联、互相影响，它们公共的基础互连就是PDN。
● SI、PI和EMI协同设计是当今高速数字系统设计的唯一有效途径。
1.5 PDN影响SI
PDN设计严重影响SI，其原因有两点：1）所有的收发器都是由PDN供电的，PDN为这些器件提供了参考电压。供电电压的波动严重影响收发器的时序问题，例如驱动器上升边的提前或迟后，接收器参考电位的漂移等。2）电源/地平面构成了所有信号的返回路径，其设计的好坏直接影响高速信号传输的质量。因此，解决SI问题必须首先解决PI问题，即获得一个干净的参考电压以及为所有信号互连提供理想的返回路径，然后才能解决SI问题。SI问题主要是高速信号互连的设计问题，它应该在PDN被充分去耦的条件下进行。理想带状线就是一个典型例子，它假定两个参考平面均为理想的返回路径。在实际的PCB中，带状线受到两平面谐振的影响，传输质量有所下降。只有当两平面被充分去耦，即平面谐振被充分抑制，带状线的性能才能近似为理想带状线。
支配所有电子电路的基本定律只有两条：1）电流永远都是一个回路；2）电流总是流向阻抗最低的通路。这两条定律支配了所有电子电路，同样也支配了高速数字电路。电流是一个回路，这意味着所有信号必须有返回路径，在高速设计中必须知晓这个返回路径。人们惊讶地发现一种普遍现象——很多设计师将所有的时间和精力都放在信号路径的考虑和设计中，而无暇顾及返回路径。实际上，信号路径只占电流回路的一半，返回路径与信号路径同等重要，它们共同构成了电流回路。因此，必须像信号路径一样仔细分析与设计返回路径。不考虑返回路径的设计师是严重失职的，尤其是在高速场合，不考虑返回路径是不可能获得高速信号传输的。第二个基本定律则隐含着返回路径的存在形态。我们通常听到“电流总是流向电阻最小的路径”的定律，这个定律并不具有一般性，而是针对低频的特殊情况。更一般的说法就是电流总是流向阻抗最低的路径。在高速场合，这个返回路径往往并不是像我们想当然地那样流动。在高频主导回路阻抗的是回路电感，在高频出现的趋肤效应和挤近效应，导致电流重新分布以获得最小回路阻抗（感抗）。在高速互连中具体表现为返回路径总是紧邻信号路径而分布，如微带线和带状线。任何破坏这种紧邻分布的物理结构都会降低高速信号的传输品质，而破坏这种返回路径紧邻信号路径的物理结构就是所谓的高速互连的不连续（也称为阻抗突变）。在PCB和封装中，典型的高速互连不连续包括：走线拐角，走线尺寸/介质变化，走线分支，过孔，焊盘、封装引脚、键合线、连接器，电源/地平面上的开槽，等等，这些结构都将导致高速信号感受的瞬时阻抗发生突变，进而造成SI、PI和EMI问题。
在PCB和封装中，高速信号的返回路径就是PDN的重要组成部分——电源/地平面（包括电源/地过孔、去耦电容器、稳压器等）。电源/地平面上的开槽和信号切换参考平面都将造成返回路径的偏离，导致信号回路阻抗的突变，进而造成SI、PI和EMI问题。优良的SI设计应该建立在优良的PDN设计基础之上。
记忆要点
● 电流永远都是以闭合回路的形式存在的。
● 电流总是趋于流向阻抗最小的路径。
● 狭义SI问题总是假定电源/地平面被充分去耦，即不包括PI的影响。
1.6 EMI的源头设计策略
影响PCB和封装EMI及宏观EMC的源头有两个：1）PDN上的高频噪声，尤其是电源/地平面之间的高频电源噪声；2）高速信号回路。这两点都与PDN的设计密切相关，如果能够通过设计严格控制或抑制PDN的电源噪声，就可以大幅度减小由电源噪声引起的电磁辐射。通过恰当设计高速信号的返回路径使其紧邻信号路径分布，使得形成的回路面积最小，保持电流通路的阻抗连续不变，从而可以减小潜在的辐射威胁。在此简单讨论高速信号回路，后面的章节将给出更详细的分析。
前一节提到电源/地平面为所有信号提供了返回路径，在高速设计中必须使得传输线的阻抗突变控制在一定范围内，以至于不造成SI和EMI问题。当高速走线经过带有开槽的参考平面或是经由过孔切换到其他参考平面时，由于返回路径被强制流向离信号路径较远的地方，导致回路面积增大，进而导致辐射增强。EMI的控制应该从EMI源头、传播路径和敏感电路3方面着手。
由于电磁辐射的强度与频率成正比，减小信号的边沿率能降低造成的辐射。因此在设计中应该选择满足系统性能指标的速度最低器件，采用边沿控制器件能在一定程度上减缓EMI问题。另外，采用小电流信令标准和差分信令都能改善EMI。对于传输路径而言，应尽量减少传输线的不连续，使返回路径紧邻信号路径分布。如采用匹配传输线、避免信号横跨凹槽等。对于敏感电路而言，常见的措施就是电源/地隔离、增加去耦电容器和电磁屏蔽，切断电磁场的传播路径。此外，在EMI源头也可以进行屏蔽，防止电磁场辐射到外界环境。在EMI的分析和设计中，一个重要原理就是互易原理——从互易天线的概念出发，能够辐射电磁场的电流回路同样也会受到外界电磁场的干扰（即接收电磁辐射）。因此，一个不易辐射的回路同样也对外界电磁干扰不敏感。
与PDN设计相关最紧密的辐射源就是电源/地平面对。当信号切换参考平面时，整个电源/地平面对构成了返回路径，高速切换的返回电流将注入到电源/地平面对中。由于电源/地平面对形成了一个平面谐振腔，因此具有固有的谐振频率。当信号的频率分量落在平面对的谐振频率上时，平面谐振腔就会被激励，从而产生谐振。在谐振频率上，由电源/地平面产生的电磁辐射是最严重的。减小这种辐射是PDN设计的一个重要内容，前面提到的多种噪声抑制方法就是为了减小该辐射。但是，电源/地平面带来了更多的好处：首先，电源/地平面为高速电路提供了返回路径，使得传输线设计成为可能；其次，电源/地平面能有效控制信号的回路面积和提供良好的电磁屏蔽，进而有效地控制EMI；再次，就是它提供了性能优异的电荷传输和交换平台。实践已经证明，采用电源/地平面的利远远大于弊。而且在高速场合，必须采用电源/地平面才能获得高性能。利用电源/地平面可以有效控制高速电流回路的面积，获得对环境不敏感的鲁棒电子系统。
上一节和本节从基本原理上阐明了PDN的设计与SI和EMI的紧密相关性。有关SI和EMI的具体分析与设计在本书均有重点讨论。所有这些有关SI和EMI的讨论都能采用上一节和本节讨论的基本原理加以分析。只有将这些现象与本质加以关联，才能找到分析和解决问题的根本办法。
然而，对于PDN自身的功率传输而言，其设计与噪声管理要远比SI和EMI复杂。这是由于PDN互连结构庞大而且很不规则，连接的元器件数量惊人所致。虽然PDN中的电流流动依然遵守1.5节提到的基本电路定律，但其分析与设计并不像前面那么容易操控。有很多问题在学术界尚存在争议，尤其是去耦网络的分析与设计。PDN功率传输以及噪声耦合的问题已经成为当今高速设计的重点与难点，本书将重点讨论这些问题。
本书后面将系统地讨论高速数字系统设计的3个方面——信号完整性、电源完整性和电磁完整性。在讨论过程中始终都体现三者的互相联系和协同分析与设计，重点在于培养读者的电路直觉感悟能力。
记忆要点
● 互易原理：容易辐射电磁场的回路，同样也容易受到环境电磁场的干扰。
参考文献
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第2章 高速互连设计基础
本书第2～6章讨论信号完整性，讨论的前提是PDN已被充分去耦。高速设计着重强调无源电路元件（主要是互连）的特性，这里讲述的所有高速设计对象主要是无源互连。本章介绍信号完整性的基础内容，包括电阻、电感、电容、传输线基础、高速高频的概念、主要的互连表征方法以及差分对等。
2.1 电阻
2.1.1 互连线的电阻对于互连线的电阻，可以给出良好的近似公式，但是这种近似仅适用于均匀横截面的导线。例如，键合线、引脚和电路板上的走线，这些走线整条线上的直径或线宽都是相同的，即横截面积不变。图2.1就是这种几何特征的结构示例。
对于导线横截面恒定的情况，计算电阻值可以用下述近似公式计算：
式中，R为电阻值（Ω），ρ为导线的体电阻率（Ω·cm），l为导线2两端的间距（cm），A为横截面积（cm）。例如，如果键合线长为0.2cm，即80mil，直径为0.0025cm，即1 mil，并且由电阻率为2.5μΩ·cm的金构成，那么其电阻为图2.1 均匀横截面导体电阻的估算
这种解析近似说明阻值将随着导线长度的增加而线性增加：若将导线的长度加倍，则阻值也加倍。同时，它又与导线的横截面积成反比，即如果横截面积增大，阻值就减小。这与我们所熟悉的水在管道中的流动类似，管道越粗，水流的阻力就越小；管道越长，则阻力越大。
等效理想电阻器的参数值与结构的几何尺寸和材料特性（也就是体电阻率）有关。如果改变导线的形状，等效的阻值也会改变。如果导线的横截面是变化的，例如塑封扁平封装（PQFP）中的引脚，那么我们必须找出一种方法把实际横截面近似为形状恒定的横截面，否则就不能使用这种近似。
设想间距为25mil、有208个引脚塑封扁平封装（PQFP）中的某一条引线，其总长度为0.5in，但是它的形状不定，并且没有恒定的横截面。它的厚度通常是3mil，宽度从引出时的10mil变化到外部边沿的20mil。我们该如何估算两端的阻值呢?这里的关键词是估算，如果需要精确结果，就要获得导线形状的精确外形并采用3D建模工具，此工具在计算电阻时，可以考虑到宽度的变化。
可以使用上面近似的唯一条件就是假设导线结构的横截面是恒定的，所以必须把实际变宽度的PQFP引线近似成恒定横截面的结构。一种方法就是假定导线的宽度是均匀变化的，即如果其一端宽10 mil，而另一端宽20 mil，则它的平均宽度是15 mil。所以我们首先假设恒定横截面为3 mil厚、15 mil宽，然后利用铜的电阻率，则引线的阻值是
要注意单位的一致性，阻值总是以欧姆（Ω）为单位的。
或者，我们可以假设整段导线的几何结构横截面是分段恒定的。这样，可以把一段长导线分解成多段短导线的串联级联累加。2.1.2 单位长度电阻
若导线的横截面是均匀的，例如引线或电路板上的线条，则导线电阻与长度成正比。使用上面的近似，对于均匀横截面的导线，其单位长度的电阻是恒定的：
例如，对于直径为1 mil、横截面均匀的键合线，横截面积A=π/42-62×1mil=0.8×10 in。金的体电阻率约为1μΩ·in，则单位长度电阻就-62可以这样计算：R=1μΩ·in/0.8×10in≈0.8～1.2Ω/in。单位长度参数L一般在均匀传输线的建模与仿真中采用居多，传输线通常都是以单位长度参数加以描述的，如单位长度电感、电容、电阻和电导。2.1.3 方块电阻
许多互连线的衬底（基板）（包括印制电路板、共烧陶瓷基板和薄胶膜基板）都具有几个均匀的导体平面层，根据版图模板再布成不同的线条。每一层上所有的导线都有相同的厚度，如图2.2所示。对于这种线条厚度相同的特殊情况，线条的电阻计算如下：图2.2 从导体层上截取的均匀线条可以分成许多个方块，n=l/w
式中，第一项是（ρ/t），对于该层上厚度为t的所有线条而言，这是个常数。在同一层上的所有线条都具有相同的体电阻率和相同的厚度，所以这一项称为同层方块电阻值，并用R 表示。第二项是（l/sqw），是长与宽的比值。这是线条上能够划分的方块数目，用n来表示，且这是个无量纲的数。所以矩形线条的电阻可以写为
有趣的是，方块电阻的单位刚好也是欧姆（Ω），即与电阻的单位相同。但是，方块电阻到底指的是什么呢?理解方块电阻的最简单方法就是认为它是正方形导体片断（也就是长等于宽）两端间的电阻。这种情况下，n=1，正方形线条两端的电阻就是方块电阻。
不管正方形边长是10 mil 还是10 in，其相对两端间的电阻是恒定不变的。如果单纯长度加倍，阻值将会加倍；如果宽度也加倍了，又将使阻值减半。这两种作用相互抵消，所以当正方形的尺寸改变时，净电阻保持不变。
方块电阻与导体的体电阻率只和导体层的厚度有关。常见的多层2铜导体PCB中，铜的厚度用每平方英尺（ft）的铜重量加以描述。这2是国际上沿用已久的一种表示法，当时取一个1 ft的面板通过其镀层的重量表征对应的电镀层厚度。所谓的1盎司铜表征的就是电路板上每平方英尺的铜重量为1盎司，1盎司铜对应的厚度约为1.4mil或35μm。与此相应，0.5盎司铜的厚度就是0.7mil或17.5μm。基于给定-6的铜厚度和体电阻率，1盎司铜的方块电阻R=1.6×10 Ω·cm/35×sq-410 cm=0.5mΩ/sq；0.5盎司铜的方块电阻为R=1 mΩ/sq。下面会经sq常用到这两个常数。2.1.4 非均匀电流聚集下的电阻
上面讨论的都是理想导体的电阻计算，而实际的PDN互连几乎都是非理想的。除了芯片电源/地轨道的电阻可以采用上述电阻估算方法进行计算外，PCB和封装的电阻都不能采用上述方法估算。这是因为PCB或封装PDN存在大量非理想互连与电源/地平面突变，如电源/地过孔、封装电源/地引脚、芯片键合线等。这些非理想互连的电流聚集在很小的导体区域内。与之相连的电源/地平面是比较理想的大面积导体，当电流从电源/地平面流向电源/地过孔、封装电源/地引脚、芯片键合线等非理想互连时，就会发生电流非均匀的扩散及聚集现象，如图2.3所示。这种聚集效应将严重降低平面的理想导电效果。图2.3 电源/地平面间过孔之间的电流分布
在实际PCB和封装的PDN中，由于存在众多的非理想连接及突变，PDN中的电流分布极不均匀。上面均匀互连的估算公式基本上都派不上用场，此时必须采用通用的3D提取器来提取PDN的寄生电阻。估算平面的电阻参数只能表明平面是个理想导电体，但是对于IC及信号而言，PDN中的非理想影响才是重点，因为它们限制了平面的理想性能。2.1.5 高频时的互连电阻
随着频率的升高，导体中的电流重新分布以减小回路阻抗。在高频，趋肤效应使得电流分布在导体的表面，如图2.4所示。电流趋向表面分布使得导体的有效面积减小了，从而增加了导体的电阻。
在这种几何结构中，可以把电流层近似成有固定厚度δ的均匀分布，并称该等效厚度为趋肤深度，它取决于频率、金属的电导率和磁导率：
式中，δ为金属的电导率（西门子/米，Siemen/m），μ为自由空0-7间的磁导率（4π×10 H/m），μ为导线的相对磁导率。r
此外，两个导体之间电流的相互作用也会改变导体中电流的分布。由于存在邻近导体而使得电流重新再分布的现象（称为挤近效应），因此电流的最终分布取决于两种效应的平衡结果，如图2.5所示。由于信号导体与地平面的电流方向相反，信号电流与返回电流趋向挤近分布。图2.4 圆柱导体中趋肤效应使得电流重新分布图2.5 参考平面上一导体的高频电流分布
从上面的讨论可知，由于种种的非理想互连，使得PDN的阻抗估算非常复杂。借助3D提取器是提取PDN电阻的最好办法。上面这些基本讨论能够使读者更深刻地理解电阻的概念，对于后面分析和设计PDN是非常有用的。
高频时，还有一种与频率成正比的有功损耗机理，这就是介质损耗。人们以电导的形式加以表征，而电导是电阻的倒数，此处从略。
记忆要点
● 电流的聚集和挤近增加了互连的电阻。
● 趋肤效应减小了电流流过导体的有效面积，增加了导体的电阻。
2.2 电感
2.2.1 自感与互感对于单条导线中的电流，计算导线周围的磁力线匝数比较容易。如果附近还有其他电流，它们的磁力线匝将会环绕在不同的电流周围。如图2.6所示，两条邻近的导线a和b，如果只有a中有电流，其周围就会有磁力线匝。假如在第二条导线b中也有电流，则其周围也会有磁力线匝。导线b产生的一部分磁力线匝还将环绕在第一条导线a周围。因此对于a而言，环绕在它周围的磁力线匝分为两部分：一部分由其自身（导线a）的电流产生，另一部分由邻近第二条导线b的电流产生。图2.6 导体周围的磁力线匝既有源自于其自身电流的，也有源自于其他电流的
当计算一条导线周围的磁力线匝时，需要弄清楚磁力线匝的源头。我们把一条导线自身电流产生的磁力线匝称为自磁力线匝（self-field line loop），把由邻近电流产生的磁力线匝称为互磁力线匝（mutual-field line loop）。任何源自b而且环绕在a周围的磁力线匝一定同时环绕着a和b。互磁力线“连接”着a和b两个导体。
如果有两条邻近的导线，而且只在第二条中加电流，则在第一条导线周围有一定数量的互磁力线匝。当把第二条导线移动得远离第一条导线时，围绕两条导线的互磁力线匝数将会减少。反之，则会增加。
假如两条导线中都有电流，则它们都有各自的自磁力线匝。如果电流方向相同，自磁力线匝的绕向也相同。这时第一条导线周围的磁力线匝净匝数等于其自磁力线匝数加上互磁力线匝数。但是，如果电流方向相反，第一条导线周围的自磁力线匝与互磁力线匝的绕向就相反，这时应从自磁力线匝中减去互磁力线匝，从而第一条导线周围的磁力线净匝数将减少。
有了这些理解磁力线匝源头的观点后，就可以更加深入地认识电感了。自感是指导线中流过单位安培电流时所产生环绕在导线自身周围的磁力线匝数。通常所说的电感实际上是导线的自感。导线的自感与其他导线的电流无关。如果把另一条通有电流的导线靠近第一条导线，则第一条导线周围的磁力线净匝数会发生变化，但其自身电流所产生的磁力线匝数是不变的。同理，互感是指一条导线中流过单位安培电流时所产生的环绕在另一条导线周围的磁力线匝数。把两条导线拉近时，它们的互感会增大；反之则会减小。互感也是磁力线匝数与电流的比率，所以仍用同样的单位（nH）来度量互感。
互感有两个不同寻常的微妙特性：
第一，互感具有对称性。无论是在第一条导线中加单位安培电流来测量第二条导线周围的磁力线匝数，还是在第二条中加单位安培电流来测量第一条导线周围的磁力线匝数，将得到相同的结果。从这方面看，互感与涉及两条导线的磁力线匝有关，并且它与这两条导线的关系是同等的，即这个特性是两条导线同等共有的，所以有时把互感称为“两导线间的互感”。不管每条导线的形状和大小怎样，上述这个结论都是正确的。例如，两条导线的几何形状不同，一条可以是窄条线，另一条也可能是宽平面。无论从宽导体还是从窄导线出发去看去计算互感，其结果都是相同的。
第二，互感小于两个导体中任意一个的自感。毕竟，互磁力线匝源自某一导线并且一定也是某一导线自磁力线匝的一部分，所以互感一定小于两导线自感的最小值。2.2.2 局部电感与回路电感
实际的电流只在完整的回路中流动。如果考虑的仅是一段导线，唯一存在的是那段导线中的电流。在计算磁力线匝时，假设这段导线所属电流回路的剩余部分中不存在电流。在这种假设前提下，由于仅考虑了电流回路的一部分，而且假设回路的其他部分不存在电流和由此而生的互感，我们把这种电感称为局部电感。
必须强调，当谈到局部电感时，认为回路的其他部分是不存在的。并不是我们忽略它；而是从局部电感的观点看，除了所研究的那段导体之外，其他地方没有电流。局部电感的概念是一个纯粹的数学构造，它是不可测量的，因为实际中不存在孤立的局部电流。局部电流是不存在的，因为电流必须有回路。但局部电感的概念对于理解和计算电感的相关特征非常有用，尤其是当我们还不清楚回路的其他部分细节的时候。
前面一直讨论两段导线的局部电感。局部电感又可以分为局部自感和局部互感。当谈到封装中引线、接插件引脚和表面布线的电感时，实际上指的是该互连线元件的局部自感。
只有很少一些形状的导体，其局部自感有很好的近似。当导体长度增加时，局部自感会增大。但是，局部自感的增长比线性增长要快。如果导线长度增加两倍，局部自感的增长将远大于两倍。这是因为当导线长度增加时，环绕在新增加的导线段周围的磁力线，除了源自这段电流外，还有源自其他段电流的一些磁力线匝。
导体截面积增大时，局部电感减小。如果加大导线的半径，电流就会铺展开。当电流分布扩展开时，磁力线匝数减少，局部电感就会减小。这里指出了局部自感的一个重要特性：电流分布越分散，局部电感越小。反之，电流分布密度越大，局部电感则越大。
局部电感实际上是电感概念的基础，其他所有类型的电感都可以用局部电感加以描述。事实上，封装模型和接插件模型也是基于局部电感的。使用三维静态场求解器计算电感时，其输出结果就运用了局部电感这一概念。SPICE模型使用的也是这一术语。如果知道各种电感参数如何影响性能指标；又知道导线的物理设计如何影响自感和互感，就可以直接优化导线的物理设计。
电感的静态定义为导体流过单位安培电流时导体周围的磁力线匝数。实际中，电流总是在完整的回路中流动的，我们把该完整电流回路的总电感称为回路电感。回路电感事实上就是整个电流回路的自感，或者回路自感。
电流回路的回路自感L的亨利值，就是当回路电流I=1安培时，环绕在整个回路周围由所有电流产生磁力线匝的韦伯数N∶L=N/I。这里，N包括了导线中所有局部电流的影响。
有时候说回路自感取决于“回路面积”，这种说法对于培养我们的工程直觉意义不大。面积并不怎么重要，真正重要的是环绕在每条支路周围的磁力线净匝数。例如，图2.7给出两个形状面积相等的不同电流回路，由于局部互感大不一样，因此两个回路的电感也不相同。如果一个回路中两个支路的电流方向相反，两条支路靠得越近，局部互感就越大，回路电感也就越小。由此可知，减小回路自感的内在机理就是：使返回路径靠近信号路径并减小回路面积，从而增大两路径间的局部互感。图2.7 两个面积相等但回路电感却大不相同的回路
当信号路径和返回路径横截面均匀的特殊情况下，回路电感与长度成正比，被称做互连线的单位长度回路电感。在扁平电缆中信号路径和返回路径的单位长度回路电感是恒定的，任何阻抗受控互连线的单位长度回路电感都是恒定的。2.2.3 电感与地弹
如图2.8所示，导线一部分是直的，然后又折回来，组成一个完整的回路。对于所有互连线而言，包括信号路径与返回路径、电源路径与地返回路径，这种结构是常见的，如封装中相邻的电源路径和地返回键合线。在IC封装中看到的可能是相邻的信号引脚和返回引脚，电路板上见到的可能是相邻信号线和地平面。图2.8 两个支路构成的电流回路：信号电流和返回电流
当回路中有电流通过时，每一个支路都会产生磁力线匝。如果回路的电流随时间发生变化，这两段导线周围的磁力线匝数都会随之发生变化。此时，在每一个支路两端都会产生一个感应电压，此电压取决于支路周围磁力线匝数变化速度的快慢。
电流回路中每个支路产生的电压噪声取决于该支路周围磁力线净匝数变化的速度。一条支路周围的磁力线净匝数由该支路中电流所产生的局部自磁力线匝数和其他支路所产生的局部互磁力线匝数两部分组成。但是，在图2.8中由两支路所产生的磁力线匝方向相反，这段回路周围的磁力线净匝数就是自磁力线匝数和互磁力线匝数的差值。当电流为1A时，支路周围的磁力线净匝数就是该支路有效电感（净电感）的值。
基于两个支路的局部自感和互感，可以计算出每一条支路的有效电感。回路的两个支路a、b都有其相应的局部自感，分别记为L、L；ab这两条支路间存在局部互感，记为L；回路中的电流记为I，且支路aba、b中电流的大小是相等的，但方向相反。
以支路b为例，必须分清楚支路b周围的磁力线匝各自的源头。支路b的自磁力线匝指支路b周围其自身电流的磁力线匝数，为N=I×bL。同时，支路b周围有些磁力线匝是源自于支路a电流的互磁力线匝，b其匝数为N=I×L。abab
由于a、b中的电流方向相反，所以互磁力线的绕向与支路b的自磁力线方向也相反。于是，计算支路b周围的磁力线净匝数时，应将这组磁力线匝相减，即
式中，（L-L）称为支路b的净电感（有效电感），它指的是回bab路中电流为单位安培时，支路b周围的磁力线净匝数，其中包括整个回路中所有电流段的影响。
当相邻电流的方向相反时，如回路中的一条是另一条的返回电流路径时，有效电感决定了回路电流变化时这条支路两端感应电压的大小。如果这条支路是返回路径，则称在该返回路径上所产生的电压为地弹。
返回路径上的地弹电压降为
为了最小化返回路径上的电压降，只有两条途径：第一，尽可能减小回路电流的变化率。这意味着降低边沿变化率和限制同时共用返回路径的信号路径数目。这种方法是有效的，但真正采用的人很少。第二，尽可能减小L。减小返回路径净电感的要点包括两方面——net减小返回支路的局部自感和增大两支路间的局部互感。减小返回支路的局部自感意味着使返回路径尽可能短、尽可能宽（也就是使用平面结构）；而增大返回路径和信号路径间的互感则意味着使信号与其返回路径尽可能靠近。
地弹是返回路径中两点之间的电压，它是由于回路中电流变化而产生的。地弹是产生开关噪声和EMI的主要原因，它主要与返回路径的净电感有关。减小地弹电压噪声可以采用两种有效的方法：通过使用短而宽的互连线以减小返回路径的局部自感，将电流及其返回路径尽量靠近以增大两支路间的互感。2.2.4 方块电感
如图2.9所示，由两个平面构成电流路径的回路电感取决于每个平面路径的局部自感和它们之间的局部互感。平面越宽，电流分布就
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